應用於脈波振幅調變系統之高速低功率數位化類比數位轉換器與數位類比轉換器

國 立 交 通 大 學

電控工程研究所

碩 士 論 文

應用於脈波振幅調變系統之高速低功率數位化類比

數位轉換器與數位類比轉換器

High speed and Low Power Digitalized A/D

Converter and D/A Converter for Pulse Amplitude

Modulation System

研 究 生：郭洲銘

指導教授：蘇朝琴 教授

數位轉換器與數位類比轉換器

High speed and Low Power Digitalized A/D Converter

and D/A Converter for Pulse Amplitude Modulation

System

研 究 生：郭洲銘 Student : Chou-Ming Kuo

指導教授：蘇朝琴 教授 Advisor : Chau-Chin Su

國 立 交 通 大 學

電控工程研究所

碩士論文

A Thesis

Submitted to Institute of Electrical Control Engineering College of Electrical Engineering and Computer Science

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master

in

Electrical Control Engineering May 2010

Hsinchu, Taiwan, Republic of China

數位轉換器與數位類比轉換器

研究生 : 郭洲銘 指導教授 : 蘇朝琴 教授

國立交通大學電控工程研究所

摘 要

在現今的有線傳輸介面中，對於高速傳輸效率的需求與日俱增。脈波振幅調變（Pulse amplitude modulation，PAM）技術為一種將多筆數位資料調變為類比振幅的傳送方式， 以16PAM 調變方式為例，每一個電壓振幅皆代表著 4 筆數位資料，其相較於二位元數 位傳輸方式來說，脈波振幅調變傳輸技術可在相同的頻寬限制下提升傳輸效率。本論文 是以設計於高速脈波振幅調變傳輸系統的傳輸器（TX）與接收器（RX）為主題下，設 計高速的類比數位轉換器與數位類比轉換器。當所要求的傳輸速率越高，則類比數位轉 換器所消耗的功率就越高，所以在本論文中提出了補償頻寬的方法來實現出高頻寬且低 功率的放大器，並使用數位化方式來實現整體類比數位轉換器的電路設計，以及置入內 建測試電路來簡化測試設置與提升可測試性。設計規格為5GHz 及 16PAM 傳輸方式下

的類比數位轉換器與數位類比轉換器，採用的製程為 UMC 90nm CMOS Logic &

Mixed-Mode 1P9M Low K Process。在類比數位轉換器與數位類比轉換器的模擬結果顯

示出有效位元數為 3.9bit，最大差分非線性誤差與積分非線性誤差皆小於一半的最低有

效位元。所消耗的功率分別為33.7mW 與 18.9mW，而含內建測試電路之整體系統消耗

功率為61.9mW，晶片佈局面積為 0.873mm2（950μm × 919μm）。

and D/A Converter for Pulse Amplitude Modulation

System

Student: Chou-Ming Kuo Advisor: Chau-Chin Su

Institute of Electrical Control Engineering

National Chiao Tung University

Abstract

In modern wire-line communication systems, the request for high speed data rate is growing. Pulse amplitude modulation(PAM) technique is a transmission technique which modulates digital data into analog amplitude. As an example of 16PAM, each voltage value represents four digital data. Under the same bandwidth limitation, PAM technique rises data rate as compared to binary transmission. In this thesis, our topic is to design high speed A/D converter and D/A converter for the transmitter(TX) and receiver(RX) for high speed pulse amplitude modulation systems. A bandwidth compensation method to implement wide bandwidth and low power amplifiers is proposed, it uses digitalized technique to design the A/D converter. Besides, we also design a bult-in testing circuit to improve testability. The design is a 5GHz 4bit A/D converter and a D/A converter, using UMC 90nm CMOS Logic & Mixed-Mode 1P9M Low K Process. The simulation results show that the effective number of bit is 3.9, INL and DNL are less than 0.5LSB, the power consumption of A/D converter is 33.7mW, and 18.9mW for the D/A converter. Finally, the area is 0.873mm2 (950μm × 919μm).

誌 謝

在這幾年的研究生活中，非常感謝我的指導教授 蘇朝琴教授的辛勤指導，無論是 在教學或是生活上，使我獲益良多，老師教導我們不應以模擬結果為主，而是要探究真 實的物理意義，並加以推導與假設，最後再以模擬來對照，驗證想法，培養了我們的研 究與設計能力。不僅如此，在學生遭遇人生重大抉擇的重要時刻，老師都能以客觀的角 度來分析情形，有如黑夜中的一盞路燈，幫助我找到合適的路途，能遇如此良師可謂是 三生有幸。 此外，感謝實驗室的所有同學的幫忙與支持，感謝丸子與庭佑兩位學長將工作站維 護的如此完善，使我們能擁有穩定的模擬與佈局設備，感謝盈杰學長在我挑選論文題目 時給予支持與鼓勵，並在研究過程中時時給予協助，才能有如此的成果。感謝于昇與家 齊，每天都給彼此加油打氣，直至今日，以及感謝鈞藝、哲瑋、泓瑋、修銘、群育、博 祥等學弟的支持。 最後我想感謝我的家人與摯愛的女友 玲玲，感謝我的家人供我讀書至今，毫無怨 言，使我能安心的完成學業，感謝我的女友 玲玲不斷的修正我的寫作，使我的論文能 夠趨於更加通順與完整，也在這快近兩年的時間中時時有妳的支持，從不間斷，特別是 在我最灰心的那段時刻，謝謝妳。 郭洲銘 2010/05/28

目錄

摘要 ...i

Abstract ...ii

誌謝 ...iii

目錄 ...iv

圖目錄 ...vii

表目錄 ...xi

第一章 ...1

緒論 ...1

1.1 簡介 ...1 1.2 研究動機 ...2 1.3 論文結構 ...3

第二章 ...4

資料轉換器基本原理...4

2.1 簡介 ...4 2.2 資料轉換器規格 ...5 2.2.1 靜態參數 ...6 2.2.2 動態參數 ... 11

第三章 ...16

類比數位轉換器設計...16

3.1 簡介...16 3.2 追蹤與保持電路...17 3.2 參考電壓...29 3.3 預先放大器...30 3.4 數位編碼器...60

第四章 ...65

數位類比轉換器與內部測試電路設計...65

4.1 數位類比轉換器設計...65 4.1.1 數位解碼器...66 4.1.2 同步電路與驅動電路...68 4.1.3 切換式電流源...69 4.1.4 偏壓電路...74 4.2 內部測試電路設計...75 4.2.1 測試模式A ...76 4.2.1 測試模式B ...78

第五章 ...85

模擬結果與佈局...85

5.1 簡介 ...85 5.2 數位化放大器模擬結果 ...86 5.3 類比數位轉換器模擬結果 ...90 5.3 數位類比轉換器模擬結果 ...96 5.4 含內建測試電路之整體電路模擬結果 ...100

5.5 量測考量 ...104

第六章 ...106

結論 ...106

圖目錄

圖1-1 脈波振幅調變傳輸方式之系統架構...3 圖2-1 理想 3 位元類比數位轉換器輸出曲線...5 圖2-2 理想 3 位元數位類比轉換器輸出曲線...6 圖2-3 實際 3 位元類比數位轉換器之 DNL 示意圖...7 圖2-4 實際 3 位元數位類比轉換器之 DNL 示意圖...7 圖2-5 缺碼現象示意圖...8 圖2-6 實際 3 位元類比數位轉換器之 INL 示意圖 ...9 圖2-7 實際 3 位元數位類比轉換器之 INL 示意圖 ...9 圖2-8 類比數位轉換器偏移誤差示意圖...10 圖2-9 數位類比轉換器偏移誤差示意圖...10 圖2-10 增益誤差示意圖...11 圖2-11 量化誤差 ...11 圖2-12 量化誤差機率分布...12 圖2-13 資料轉換器頻域輸出結果...13 圖2-14 資料轉換器頻域有效解析度頻寬結果...15 圖3-1 快閃式類比數位轉換器架構圖...17 圖3-2 追蹤與保持電路架構圖...17 圖3-3 比較器陣列與 Track-and-Hold 電路關係 ...18 圖3-4 (a)氣泡錯誤 (b)無氣泡錯誤...18 圖3-5 差模輸出之 Track-and-Hold 電路 ...19 圖3-6 追蹤與保持電路取樣模式等效電路圖...20 圖3-7 時脈抖動之影響...20 圖3-8 時脈抖動量對應解析度之要求...21 圖3-9 (a)電荷注入效應 (b)電晶體通道...22 圖3-10 使用仿製電晶體消除電荷注入效應...22 圖3-11 使用互補式傳輸閘為取樣開關 ...23 圖3-12 電晶體開關輸出...23 圖3-13 時脈饋入現象...24 圖3-14 使用仿製電晶體消除時脈饋入現象...25 圖3-15 取樣模式等效電路...25

圖3-16 (a) NMOS 源極追隨器 (b) PMOS 源極追隨器 ...26

圖3-17 PMOS 剖面圖...27

圖3-18 源極追隨器增益...27

圖3-19 輸入信號饋入現象...29

圖3-20 參考電路等效網路模型...30

圖3-22 偏移電壓之影響...32 圖3-23 多級放大器...33 圖3-24 吉伯特元件...34 圖3-25 差動放大器...34 圖3-26 差動放大器負載...35 圖3-27 (a)差動放大器共模等效電路 (b)差動放大器差模等效電路...35 圖3-28 差動放大器頻率響應...36 圖3-29 仿電感式電晶體阻抗頻率響應...36 圖3-30 仿電感式電晶體等效電路...37 圖3-31 (a)反相器電路 (b)小信號等效模型...37 圖3-32 反相器輸出曲線...38 圖3-33 (a)含雜散電容反相器電路 (b)含雜散電容小信號等效模型...38 圖3-34 (a)自我偏壓電路 (b)自我偏壓電路小信號等效模型...39 圖3-35 自我偏壓電路輸出阻抗頻率響應...40 圖3-36 數位化放大器...40 圖3-37 數位化差動放大器...41 圖3-38 數位化差動放大器共模雜訊響應...42 圖3-39 數位化吉伯特元件...42 圖3-40 反相器小信號等效電路...43 圖3-41 (a)輸入正端對輸出負端影響 (b)輸入正端對輸出負端影響等效電路...44 圖3-42 (a)輸入正端對輸出正端影響 (b)輸入正端對輸出正端影響等效電路...45 圖3-43 數位化吉伯特元件輸出阻抗分布...47 圖3-44 輸入正端對輸出負端影響等效電路...47 圖3-45 輸入正端對輸出正端影響等效電路...48 圖3-46 不匹配差模等效電路...50 圖3-47 不匹配共模等效電路...51 圖3-48 (a)互補式傳輸閘雜散效應 (b)互補式傳輸閘等效電路...52 圖3-49 數位化吉伯特元件頻率響應輸出阻抗分布...53 圖3-50 數位化吉伯特元件頻率響應輸出等效阻抗...54 圖3-51 (a)無頻率響應突起 (b)頻率響應突起...56 圖3-52 數位化差動放大器頻率響應輸出阻抗分布...58 圖3-53 數位化差動放大器頻率響應輸出阻抗等效電路...58 圖3-54 數位化差動追蹤與保持電路...60 圖3-55 格雷碼編碼器...62 圖3-56 格雷碼轉二進制碼編碼器...63 圖3-57 低延遲時間格雷碼轉二進制碼編碼器...63 圖3-58 TSPC 式 D 型正反器 ...64 圖3-59 pseudo NMOS 互斥或閘...64

圖4-1 Current-Steering DAC 架構...66

圖4-2 解碼器電路...67

圖4-3 同步電路...68

圖4-4 控制信號輸出校正...69

圖4-5 (a) NMOS 電流源式 (b) PMOS 電流源式 ...70

圖4-6 電流差異...70 圖4-7 供應電壓差異...71 圖4-8 Current Cell 雜散效應...72 圖4-9 Current Cell 輸出阻抗頻率響應...73 圖4-10 回授偏壓電路...75 圖4-11 測試系統方塊圖 ...76 圖4-12 測試模式 A...77 圖4-13 多工器...77 圖4-14 測試多工器...78 圖4-15 測試模式 B ...79 圖4-16 數位三角波產生器...79 圖4-17 (a)全為 1 檢查電路 (b)全為 0 檢查電路...80 圖4-18 數位三角波產生器控制時序圖...81 圖4-19 上數/下數同步計數器...81 圖4-20 第二級正反器之觸發電路...82 圖4-21 第三級正反器之觸發電路...82 圖4-22 第四級正反器之觸發電路...83 圖4-23 CMOS JK 正反器 ...84 圖4-24 汲極開路輸出驅動電路...84 圖5-1 差模增益之手算與模擬結果...86 圖5-2 共模增益之手算與模擬結果...86 圖5-3 共模拒斥比之手算與模擬結果...87 圖5-4 蒙地卡羅分析模擬結果...87 圖5-5 傳輸閘通道長度相對頻寬結果...88 圖5-6 傳輸閘通道長度相對阻值結果...88 圖5-7 傳輸閘通道長度相對輸入雜散容值結果...89 圖5-8 傳輸閘通道長度相對輸出雜散容值結果...89 圖5-9 無使用與使用傳輸閘之頻寬差別...90 圖5-10 追蹤與保持電路時域模擬結果...91 圖5-11 追蹤與保持電路頻域模擬結果 ...91 圖5-12 追蹤與保持電路輸入頻率改變之模擬結果...92 圖5-13 類比數位轉換器差模輸入 12.5V/μs 之斜波信號模擬結果 ...92 圖5-14 類比數位轉換器 INL 模擬結果 ...93

圖5-15 類比數位轉換器 DNL 模擬結果...93 圖5-16 頻域模擬結果...94 圖5-17 類比數位轉換器輸入頻率改變之模擬結果...94 圖5-18 類比數位轉換器佈局圖...96 圖5-19 數位類比轉換器時域模擬結果...97 圖5-20 數位類比轉換器 INL 模擬結果 ...97 圖5-21 數位類比轉換器 DNL 模擬結果...98 圖5-22 數位類比轉換器頻域模擬結果...98 圖5-23 數位類比轉換器輸入頻率改變之模擬結果...99 圖5-24 數位類比轉換器佈局圖...100 圖5-25 切換測試模式之模擬結果...101 圖5-26 測試模式 A 之頻域模擬結果...101 圖5-27 測試模式 B 之 INL 模擬結果 ...102 圖5-28 測試模式 B 之 DNL 模擬結果...102 圖5-29 內建測試電路之類比數位轉換器與數位類比轉換器之佈局圖...103 圖5-30 測試晶片佈局圖...103 圖5-31 量測晶片儀器設置...105 圖5-32 PCB 量測電路 ...105

表目錄

表5.1 類比數位轉換器受製程變異模擬結果 ...95

表5.2 類比數位轉換器模擬結果比較表 ...95

表5.3 數位類比轉換器受製程變異模擬結果 ...99

第一章

緒論

1.1 簡介

隨著科技的進步，各種電子產品與通訊裝置的傳輸資料率也隨之不斷提升，在傳輸 與接收電路（I/O Circuit）方面，為減少在提昇傳輸速率時所耗費的硬體成本，則將資 料傳輸方式由先前的平行式轉為序列式傳輸，其應用的層面非常廣大，例如網路通訊、 儲存裝置資料傳輸介面以及顯示器影像傳輸介面。在目前商用之高速序列傳輸電路中， 以使用在電腦中之第二代的周邊設備高速連結系統(Peripheral Component Interconnect Express Generation II，PCI Express Gen II)傳輸介面來說，其提供 5Gbps 的頻寬來解決傳 輸速率的需求，提升高速影像處理器（Graphic Process Unit，GPU）的傳輸效能，使得

電腦在做3D 運算或是影像處理時的流暢度大大提升。此外，應用於行動式儲存裝置的

至4.8Gbps，在硬碟傳輸介面，第三代先進串列式附加技術 (Serial Advanced Technology Attachment 3.0，SATA 3.0) 亦準備將傳輸速度規格制訂為至 6Gbps，由此可知，未來對 於高速傳輸效率的需求會與日俱增。

1.2 研究動機

在現今的有線傳輸介面中，由於傳送的資料為二位元形式，因此，對於高速傳輸速 率的要求來說，其通道的導電材質必須相當良好，才能達到數十 Gbps 的傳輸速率，所 以對於有線傳輸系統而言，其通道的頻寬限制了傳輸速率，所以即使擁有高速傳輸介面 則仍需有良好的傳輸通道才能彰顯出效果。由此可知，若要達到高速傳輸的效果，則線 材成本勢必會增加，因此必須盡量避免這種結果產生。脈波振幅調變（Pulse Amplitude Modulation，PAM）[1]為一種將多筆數位資料調變為類比振幅的傳送方式，以 16PAM 和二位元傳輸方式為例，假設通道頻寬僅有 1GHz，對二位元傳輸方式而言，其傳輸速 率僅有1Gbps，相對於 16PAM 來說，可將輸出信號的振幅分為 16 段，其每一段電壓振 幅皆代表著4 筆數位資料，所以傳輸速率可提升為 4Gbps。因此，相較於二位元傳輸方 式，脈波振幅調變傳輸可在相同的頻寬限制下提升傳輸效率。 圖 1-1 為脈波振幅調變傳輸方式的系統架構，其必須藉由數位類比轉換器（D/A Converter）先將數位信號處理器的輸出轉換為對應之脈波振幅，然後再傳送出去。在接 收端方面，則是將收到的脈波振幅透過類比數位轉換器（A / D Converter）轉回數位信 號，而本論文是設計應用於高速脈波振幅調變傳輸方式之高速類比數位轉換器與數位類 比轉換器，然而在高速傳輸的條件下，電路所消耗的功率必定非常驚人，因此，在研究 過程中著重於降低整體的功率消耗，以達到高速低功率的目的。因此，最後設計出一個 高速數位類比轉換器將數位信號轉換成相對應的脈波高度，再設計一個高速類比數位轉 換器將所收到的脈波高度轉成數位信號，而設計規格為 5GHz 以及 16PAM 傳輸方式，

1P9M Low K Process，且相較於傳統的設計，當所要求的傳輸速率越高，則類比數位轉 換器所要消耗的功率就越高，所以提出了一個在架構上不同於傳統的設計方式，其可透 用補償的方式來實現出高頻寬但低功率的放大器，最後並使用全數位化的方式來實現類 比數位轉換器的電路設計，而在TX 方面亦完成一個 5GHz 的數位類比轉換器。 PGA Clock Recovery Filter D/A Converter DSP A/D Converter Ouput Driver Filter Clock Generator

Pulse Amplitude Modulation System Block

Digital Ouput _{N bit} TX RX 圖1-1 脈波振幅調變傳輸方式之系統架構

1.3 論文結構

本論文內容分成六個章節。第一章為緒論，簡介發展現況、研究動機以及論文結構。 第二章為資料轉換器的基本原理，說明資料轉換器的用途以及效能指標。第三章介紹快 閃式類比數位轉換器的設計考量以及所提出之高速低功率類比數位轉換器的設計方 式。第四章則是介紹數位類比轉換器的設計考量以及電路架構，此外，亦介紹內建測試 電路架構以及其測試模式的用途。第五章為類比數位轉換器、數位類比轉換器以及包含 內建測試電路之整體系統的模擬結果以及晶片佈局，其中亦包含規格表、比較表，以及 量測考量。第六章為結論，討論電路設計結果。

第二章

資料轉換器基本原理

2.1 簡介

資料轉換器一般常用轉換外界所輸入的類比信號，或是將數位信號處理系統（Digital Signal Processor，DSP）的輸出結果轉變為類比信號[2]，因此，在轉換過程中常會伴隨 著失真的現象以及雜訊干擾，或是受到電路或元件本身所造成的非理想效應的影響。在 本章節將介紹資料轉換器輸入與輸出的轉換關係，然後繪製出理想的轉換曲線，並與實 際會發生的輸出結果互相比較，從中探討理想結果與實際輸出兩者的差異，最後整理量 化轉換的結果，使之轉換為電路的效能參數，即為靜態參數（Static Parameter），則可藉 由效能參數的結果來判斷電路是否有正常運作，以及量化效果是否良好。此外，亦可藉 由改變輸入信號的頻率，觀察輸出之頻域模擬結果，並轉化為動態參數（Dynamic Parameter），則可觀察失真與雜訊對資料轉換器的影響。

2.2 資料轉換器規格[2-7]

對於理想的類比數位轉換器而言，當輸入的類比信號位於某一個區間內，其輸出會

將輸入信號轉換為對應的數位碼，以一個3 位元的類比數位轉換器為例，其總共有 8 種

輸出信號，因此，可將輸入信號劃分為8 段，並將每段的類比信號對應到所屬的數位碼，

如圖2-1 所示，其中每一段的寬度稱為最低有效位元（least significant bit，LSB），其所

代表的意義為可使輸出信號改變之最小輸入變化量，所以只要信號小於一個LSB，其輸 出並不會有所變化，由此可得知LSB 的定義為： in,max N V 1 LSB 2 = (2.1) 其中N 為解析度，而 Vin,max為輸入信號的最大擺幅範圍，即是參考電壓的大小。由 此可知，在相同的輸入擺幅範圍下，當所需的解析度越高時，其一個LSB 的值就越小， 因此，會更難解析出所對應的數位信號，則可能會發生誤判的情形。 1 8 2 8 3 8 4 8 5 8 6 8 7 8 0 8₈ 圖2-1 理想 3 位元類比數位轉換器輸出曲線

而對於理想的數位類比轉換器來說，輸出特性恰好與類比數位轉換器相反，其為將 所輸入之數位信號轉換為類比信號再輸出，因此，每一個數位信號都有對應的類比電壓 值，以一個理想的3 位元數位類比轉換器為例，其輸入的數位信號僅有 8 種，所以輸出 的類比信號也只有8 種變化，如圖 2-2 所示，所以在相同的輸出擺幅條件下，當解析度 越高時，其輸出的變化量也越小，因此，很難保證每一個輸出信號的改變量皆相同。 Digital Input Analog Output LSB Din 001 010 000 011 100 101 110 111 1/8 2/8 0 4/8 5/8 3/8 7/8 6/8 Vout / Vref 圖2-2 理想 3 位元數位類比轉換器輸出曲線

2.2.1 靜態參數

1. 差分非線性誤差（Differential Nonlinearity，DNL）：對於類比數位轉換器而言，差分 非線性誤差定義為檢查實際輸出曲線的每一個步階寬度是否大於或小於一個 LSB， 如圖 2-3 所示。由此可知，只要取得會使輸出產生步階轉換的輸入值，再將其兩兩 相減則可以得到每一個步階的寬度，最後再與 LSB 相減則可知兩者差距為正或為 負，以及差距大小，最後換算成比例則可得該點的 DNL 大小，如式 2.2。由此可檢 查每一個轉換區間的權值是否相同以及差距為何。

[ ]

V k 1A

[

]

V kA

[ ]

LSB DNL k LSB + − − = (2.2)

其中VA為實際上步階轉換的電壓值。 1 8 2 8 3 8 4 8 5 8 6 8 7 8 0 8 8 圖2-3 實際 3 位元類比數位轉換器之 DNL 示意圖 數位類比轉換器的定義與類比數位轉換器不同，理想上當數位信號逐一改變時，輸 出電壓的改變量為一個LSB，但實際上並非如此，所以在數位類比轉換器中，其為檢查 每個數位碼所對應輸出電壓值彼此之間的差距，檢查每一個信號的改變權值是否相同以 及差距為何，如圖2-4 所示。 圖2-4 實際 3 位元數位類比轉換器之 DNL 示意圖

2. 缺碼現象（Missing Code）：缺碼現象為當輸入信號改變時，類比數位轉換器的輸出 並沒有隨之改變，以一個 3 位元的類比數位轉換器為例，如圖 2-5 所示，輸出結果 亦沒有從101 轉變為 110，而是直接變為輸出 111，所以可知由 101 轉變為 110 時的 電壓差為 0，再套用式2.2 則可得到該點的 DNL，其計算結果為-1。由此可知，當取 得類比數位轉換器的DNL 時，則可根據輸出的結果來判斷是否有缺碼現象產生。此 外，在011 轉換為 100 時，其電壓差雖為 2LSB，但沒有任何數位信號消失，所以並 非是缺碼現象，代入式2.2 則可得 DNL 結果為+1，由此可知 DNL 可以超過+1 但不 可低於-1，否則會有產生缺碼。但是當 DNL 大於+1 時，其會壓縮到其他數位碼的空 間，因此，會使出現缺碼的機率提升，所以要盡量讓DNL 介於在+1 和-1 之間。 1 8 2 8 3 8 4 8 5 8 6 8 7 8 0 8 8 圖2-5 缺碼現象示意圖 3. 積分非線性誤差（Integral Nonlinearity，INL）：在類比數位轉換器中，積分非線性誤 差的定義為檢查實際輸出與理想結果的差別，其可藉此判斷轉換的線性度為何，如 圖2-6。因此，可以得到會使輸出步階轉換時的輸入值，再與理想的曲線中步階轉換 時的輸入值相減，則可知理想結果與實際輸出兩者差距為正或為負，以及差距大小， 最後換算成比例則可得該點的INL 大小，如式 2.3。

1 8 2 8 3 8 4 8 5 8 6 8 7 8 0 8 8 圖2-6 實際 3 位元類比數位轉換器之 INL 示意圖

[ ]

V kA

[ ]

VIdeal

[ ]

k INL k LSB − = (2.3) 而對於數位類比轉換器來說，積分非線性誤差則是檢查實際輸出與理想值的差距， 確認是否每個數位碼的改變量是否有如預定的規格一樣，如圖2-7 所示，假若兩者完全 一樣，則INL 的計算結果會為 0，其代表輸出信號的線性度與理想一樣高。 Analog Outpu t 001 010 000 011 100 101 110 111 圖2-7 實際 3 位元數位類比轉換器之 INL 示意圖

4. 偏移誤差（Offset Error）：偏移誤差的定義為實際輸出曲線與理想結果始終有一定固 定量的差距，此差距稱為偏移量（offset），通常有此種情形發生時，其 INL 的結果 會完全都是正值或是負值，以圖 2-8 與 2-9 為例，其偏移量為正值，因此，其 INL 結果全部會大於0，反之則小於 0，由此可知，由 INL 的結果可以判斷出資料轉換器 是否有存在著偏移誤差。 1 8 2 8 3 8 4 8 5 8 6 8 7 8 0 8 8 圖2-8 類比數位轉換器偏移誤差示意圖 圖2-9 數位類比轉換器偏移誤差示意圖

5. 增益誤差（Gain Error）：當在執行量化轉換時，其除了考量輸出的線性度以外，在 轉換增益方面亦必須考量，理想上轉換增益必須為 1 倍，但實際上並非如此，如圖 2-10 所示，當有增益誤差產生時，其 INL 會逐漸往正值的方向前進，因此，INL 的 結果並不會收歛，而會完全偏向一邊，所以可由所量測到之INL 的結果來判斷是否 有增益誤差。 1 8 2 8 3 8 4 8 5 8 6 8 7 8 0 8 8 圖2-10 增益誤差示意圖

2.2.2 動態參數

1. 量化雜訊（Quantization Noise）：由於資料轉換器的輸出為離散信號值，其與原先的 連續變化的類比信號不同，所以兩者必有誤差存在，其稱為量化誤差（Quantization Error），此外，其表現就像是雜訊一般，所以亦稱為量化雜訊。由圖 2-1 可以得到 量化結果與輸入之類比信號的差距，如圖2-11 所示。

由此可看出，當量化誤差介於±0.5LSB 內時，其失真度與雜訊量最低。此外，可計 算出其大小，如式2.4 所示。

( )

2

( )

2

( )

n rms P t x t e p e,t de ∞ −∞ = =

_∫

⋅ (2.4) 其中 x(t)所代表的是雜訊，p(e,t)是量化誤差的機率密度函數（probability density

function），而e 是積分變數。在此假設 p(e,t)是屬於均勻機率密度函數（uniform probability

density function），其機率分布如圖 2-12 所示，則可得到機率函數式為：

( )

1 , LSB e LSB p e,t LSB 2 2 0, all other e ⎧⎪⎪ − < < ⎪ = ⎨ ⎪⎪ ⎪⎩ (2.5) 圖2-12 量化誤差機率分布 因此，可以得知變化範圍為±0.5LSB，大小皆是 1/LSB，所以可以得到量化雜訊的 大小為：

( )

0.5LSB 2 2 n 0.5LSB 1 LSB P t e de LSB 12 − =

∫

⋅ = (2.6) 所以在將輸入之正弦波的大小與量化雜訊相除，則可得到理想類比數位轉換器的訊

號對雜訊比例，如下所示： sin n P SNR 10log 6.02 N 1.76dB P ⎛ _⎞⎟ ⎜ _⎟ = ⎜_{⎜ ⎟⎟}= + ⎜⎝ ⎠ i (2.7) 2. 訊號對雜訊比例（Signal-to-Noise Ratio，SNR）：訊號對雜訊比例的定義為量化結果 與雜訊之比例，其為用於觀察在量化過程中受到雜訊影響的量為多少，並不包括失 真度的影響量，其頻譜如圖 2-13 所示。通常會使用正弦波來做為輸入信號，以檢 測出資料轉換器的效能，由此可得表示式為： Signal Power SNR 10log

Total Noisefloor Power

⎛ _⎞⎟

⎜

= ⎜_⎜⎜⎝ ⎟_⎟⎟

⎠ (2.8)

圖2-13 資料轉換器頻域輸出結果

3. 無假性信號動態範圍（Spurious Free Dynamic Range，SFDR）：對於無假性信號動 態範圍而言，其定義為輸入信號大小相對於最大的突刺信號（Spur）的比例，Spur 有可能是最大諧波失真項或是雜訊干擾，可知其所要提供的訊息為信號受到最大失

Signal Power SFDR 10log

L argest Spurious Power

⎛ ⎞

= _{⎜ ⎟}

⎝ ⎠ (2.9)

4. 訊號對雜訊與失真比例（Signal-to-Noise Ratio and Distortion Ratio，SNDR）：訊號 對雜訊與失真比例為考量到資料轉換器在量化的過程中，其受到雜訊影響以及轉換 時所產生的失真量，最後取得輸出信號的大小相對於此二者的比例，即是訊號對雜 訊與失真比例，由此可知，其考量的項目最多，所以標準也最嚴苛，所以也是最重 要的效能指標，其定義如下所示： Signal Power SNDR 10log

Noise and Distortion Power

⎛ ⎞

= _{⎜ ⎟}

⎝ ⎠ (2.10)

5. 有效位元數（Effective Number of Bit，ENOB）：有效位元數為用於判別輸入信號被 量化後之結果是否良好的一種效能指標，其為用於檢查資料轉換器的有效解析度。 由於實際上對於一個N 位元的資料轉換器而言，當受到雜訊或是失真的影響之後， 其實際解析度必定不會等於N，因此，可使用式 2.11 來計算資料轉換器在實際運作 時，其真正有效的解析度為何。 SNDR 1.76dB ENOB 6.02 − = (2.11) 其中SNDR 可以替換成 SNR 或是 SFDR，在此使用最為嚴苛的 SNDR 來做為量測 標準。

6. 有效解析度頻寬（Effective Resolution Bandwidth，ERBW）：有效解析頻寬為改變資

料轉換器的輸入信號頻率，觀察其輸出結果的ENOB，檢查在 Nyquist Frequency 內

應，差別只是放大器必須在需求的頻段內要有足夠放大增益。

第三章

類比數位轉換器設計

3.1 簡介

快閃式類比數位轉換器（Flash A/D Converter）架構是由追蹤與保持（Track-and-Hold）

電路、參考電壓電路、預先放大器（Pre-Amplifier）、比較器（Comparator）、閂鎖器（Latch）

與數位編碼電路所組成，如圖 3-1。當輸入類比信號時，由追蹤與保持電路將取樣到的

電壓值穩住，接著由比較器找出對應的量化準位，由數位編碼電路將量化準位轉換成常 用的二進制數位碼。Flash A/D Converter 在實際運作中，常會遭受到外來雜訊影響，例

如熱雜訊（Thermal Noise）、耦合雜訊（Coupling Noise）與電源抖動（Ground Bounce），

在此採用差動式架構來抑制雜訊的干擾。由上述可得知快閃式類比數位轉換器的電路實 際運作情形，但實際上在每個不同的區塊皆有設計上的難度與問題，在此章節將詳細闡 述。

Latch Latch Latch

. . .

. . .

. . .

T/H Digital Encoder Vip Vin Digital Code . . . Reference . . . 圖3-1 快閃式類比數位轉換器架構圖

3.2 追蹤與保持電路

圖3-2 為追蹤與保持電路架構，其基本的操作方式為當取樣信號為邏輯 1 時，則開 關關閉形成導通狀態，將輸入信號與輸出相連，並將取樣到的電壓值同時存入取樣電容 內，待取樣信號轉為邏輯0 時，將開關打開形成斷路狀態，使輸出與輸入形成斷路，並 把最後所取樣到的電壓信號穩住並輸出，即是直接輸出最後儲存在取樣電容內的電壓 值。 圖3-2 追蹤與保持電路架構圖 在一般的情況下，由於追蹤與保持電路必須將取樣到的信號傳送至多組的比較器， 如圖 3-3，始能將取樣信號做量化轉換，因此若僅有取樣開關與電容二者，當要輸出取 樣信號時，會有驅動能力不足的情況發生，所以必須加入輸出緩衝級（output buffer）來

C1 C2 C3 C4 VR1 Vin VO1 VO2 VO3 VO4 VR2 VR3 VR4 圖3-3 比較器陣列與 Track-and-Hold 電路關係 此外，使用追蹤與保持電路有另一個優點，由於導線的雜散效應會使取樣時脈產生 傳遞延遲的現象，因此會造成每一個比較器收到時脈信號的時間點有些許的差別，假若 輸入信號變化很劇烈時，會造成每一個比較器所比較信號值不同，因此會造成氣泡錯誤 的現象產生[8-12]，如圖 3-4(a)，在高速信號轉換中，此種情形會更容易出現。此時，再 將產生氣泡錯誤的溫度計碼做二進制的轉換的話，則會造成取樣錯誤，進而造成轉變為 取樣失真。假若使用追蹤與保持電路，則執行量化比較時，會將信號保持不變，因此即 使有時脈延遲傳遞的現象產生，整體電路的氣泡錯誤的現象也會降到最低，如圖3-4(b)。 VR1 VR2 VR3 VR4 t1 t2 t3 t4 0 1 0 0 0 1 1 0 Vin 圖3-4 (a)氣泡錯誤 (b)無氣泡錯誤 在一般的操作環境下，當電路在運作時，必會受到雜訊影響，而雜訊來源有外來雜 訊以及內部電路自我產生之雜訊，因而造成電路的效能降低，所幸這些雜訊為共模雜 訊，因此可以使用一般常見的差模輸出[13-26]的方式來消除共模雜訊，並提升電路的效

能，其示意圖如圖3-5 所示。 圖3-5 差模輸出之 Track-and-Hold 電路 由上述亦可得知，在實際的操作環境中，電路會因元件本身的物理特性、外來雜訊 或一些非理想效應，而降低電路本身的效能，在此將分為整體追蹤與保持、取樣開關 （sampling switch）與輸出緩衝級三個部分，分別闡述在設計追蹤與保持電路時會遇到 的情況。

3.2.1 整體追蹤與保持電路：

1. 當追蹤與保持電路在取樣模式下，會發生頻寬不足的情況，即是最高輸入信號的頻 率不到Nyquist Frequency。從圖 3-6 可看出，當操作於取樣模式時，取樣開關可視為 一個電阻，因此可與取樣電容與輸出緩衝級的雜散電容合併為一個低通的充電電 路，故可得到極點頻率表示式，如式3.1。而對於輸出緩衝級而言，頻率響應亦屬低 通形式，式3.2 為源極追隨器（source follower）的極點頻率表示式。因此要達成所 需的頻寬，則必須將兩者納入考量。此外，當輸入信號頻率接近取樣頻率的一半時， 會出現連續兩個取樣週期分別取樣到最低和最高的輸入信號值，因此必須確定輸出

緩衝級的 5 倍充電時間常數至少要小於一個取樣週期，所以對於高速用途而言，在 設計上的難度也隨之提升。 圖3-6 追蹤與保持電路取樣模式等效電路圖

(

)

sw on P BUF 1 R C C ω = + (3.1) m BUF L,tot g C ω = _(3.2) 2. 一般來說，時脈產生器所提供的取樣時脈信號必有時脈抖動（Jitter）的現象產生， 由圖3-7 可看出，當有 Jitter 產生時，會造成信號取樣誤差，對於在輸入信號變化很 大的部份，誤差量更大，所以會使量化誤差提升，轉而造成量化雜訊變大，使ENOB 降低。由圖3-8 可看出，當所要求的 ENOB 越高時，則所要求的時脈抖動量就要越 低，因此時脈抖動對於追蹤與保持電路的影響亦必須考量入內。 t V sin2πfBWt 圖3-7 時脈抖動之影響

圖3-8 時脈抖動量對應解析度之要求 由式3.3 可看出當所需的規格訂出之後，可藉此找出最低要求的取樣時脈抖動量。 在式 3.3 中，fBW為信號輸入頻率，M 為取樣倍率，即是輸入信號頻率與取樣頻率之倍 數，N 則為所需的位元數。當計算出所需的最差時脈抖動量[3,7,27]時，則必須與式 3.4 做互相確認是否有超過量化雜訊的大小，若大於量化雜訊則失真度會大大提升。 rms N BW 1 2 t M 2 f 2π 3 = (3.3) BW rms N 2 f t 1 M 3 2 2 π _< ⋅ (3.4)

3.2.1 取樣開關：

1. 電荷注入（charge injection）[29]的情形時常發生在使用電晶體作為開關時，當取樣 信號為邏輯 1，則電晶體操作在三極體區，因此電晶體內的電荷會形成通道，如圖 3-9(b)，使汲極與源極相通，而當取樣信號由邏輯 1 轉為邏輯 0 時，此時通道內的電 荷會往汲極與源極兩邊散去，則會有將近一半的電荷量注入至取樣電容內，使其與 原來的信號產生電壓差，進而造成取樣失真，如圖3-9(a)所示。由圖 3-9(a)來看，可 由注入取樣電容的電荷量來計算出所造成的電壓差，如式3.5 所示。

n+ _n+ Vin Vout Vclk p-sub channel 圖3-9 (a)電荷注入效應 (b)電晶體通道

(

)

ox DD in th P WLC V V V V 2C Δ = − − _(3.5) 為消除電荷注入效應的影響，可在電路中加入一個仿製電晶體（dummy cell），使其 為電晶體電容組態（transistor capacitor），而閘極端則接到反相的取樣信號，如此，當取 樣信號由邏輯1 轉為邏輯 0 時，則仿製電晶體會導通而形成一個小型電容，吸收流向源 極的多餘電荷，使取樣電容不受到影響，如圖 3-10 所示。若仿製電晶體太大時，非但 無法消除電荷注入效應，反而會過度吸收原本存在取樣電容內的電荷，因而產生反效 果。由上述的電壓差公式可看出，若要使用仿製電晶體來吸收開關注入的電荷，其尺寸 大約為電晶體開關的一半即可。 圖3-10 使用仿製電晶體消除電荷注入效應

除了加入仿製電晶體的方式之外，亦可使用互補式傳輸閘（CMOS Transmission Gate）來作為取樣開關，由圖 3-11 可看出，取樣信號由邏輯 1 轉為邏輯 0 時，NMOS 所流出的為電子，而PMOS 則為電洞，假若兩者的量為相等，亦可達到電荷相消的效果 [29]。 圖3-11 使用互補式傳輸閘為取樣開關 2. 當使用電晶體做為取樣開關時，其通道的電荷量可由式 3.6 表示，因而可以得到輸出 表示式（式 3.7），將輸出的結果與原本輸入信號相比，如圖 3-12，可看出電晶體開 關會產生固定的增益誤差以及偏移量誤差。 圖3-12 電晶體開關輸出

(

)

ch ox DD in th Q =WLC V −V −V (3.6)

(

)

ox ox out in DD th P P WLC WLC V V 1 V V C C ⎛ _⎞⎟ ⎜ _⎟ = ⎜_⎜ + _⎟⎟− − ⎜⎝ ⎠ (3.7) 3. 對於電晶體而言，閘極對於汲極與源極兩者之間，皆有雜散電容存在，如圖 3-13， 因此當取樣信號在切換時，會透過雜散電容的傳遞來干擾取樣到的信號值，所造成 的結果和電荷注入效應一樣，會讓輸出的取樣值與原來信號產生電壓差，一般稱為 時脈饋入現象（clock feed-through）[28,29]，可由圖 3-13 導出電壓差表示式，其為 取樣信號分壓於儲存電容的影響量，如式3.8 所示。 CGD CGS CP Vclk Vin Vout Vclk 0 圖3-13 時脈饋入現象 ov clk ov P WLC V V WLC C Δ = + (3.8) 為解決此種情形，可採用先前消除電荷注入效應的方式，由圖 3-14 可看出，當取 樣信號切換時，仿製電晶體亦會產生和取樣電晶體相同的效果，但兩者對於取樣電容的 影響為信號相反，但大小一樣的干擾，因而正負相消，則可消除取樣信號在切換時對取 樣電容的影響。

Clk Vin Vout Clk CP 圖3-14 使用仿製電晶體消除時脈饋入現象 而先前所提到的使用互補式傳輸閘方式，由圖 3-11 可看出當取樣信號切換時， NMOS 和 PMOS 所接受的控制信號互為相反，因此亦會產生信號相反但大小一樣的干 擾，消除對於取樣電容的影響。 4. 在取樣模式下，電晶體開關可視為一個電阻，如圖 3-15，因此可以計算出元件本身 雜訊對於輸出的影響，其頻率響應表示式如式3.9。將式 3.9 在與熱雜訊表示式相乘， 即可得到雜訊頻率對於輸出的影響，如式3.10。再將式 3.10 對於所有的頻段積分， 即可得到輸出時受到雜訊影響量的大小[2-4,7,27,28]，如式 3.11，由此可知當取樣電 容越大，則輸出時受到雜訊的影響量越低，但是電路頻寬也隨之降低。 CP Vin Vout Ron 圖3-15 取樣模式等效電路

( )

out in on P V 1 s V =1 sR C+ (3.9)

( )

out 2 2 2 2 on P 1 S f 4kTR 4 R C fπ 1 = + (3.10) n,out ₀ 2 2 2 2 on P P 1 kT P 4kTR df 4 R C fπ 1 C ∞ = = +

∫

(3.11)

3.2.3 輸出緩衝級：

1. 一般對於輸出緩衝級而言，大多使用源極追隨器作為輸出級，其可分為使用 NMOS 與PMOS 兩種類型，如圖 3-16。對於源極追隨器來說，至少要讓輸出與輸入兩端相 差一個門檻電壓值，電晶體才能正常運作，因此輸入與輸出存在著偏移量誤差，且 偏移量接近於一個門檻電壓值。一般而言，只要改變參考電壓的範圍即可解決此類 問題。但是無論是採用NMOS 或 PMOS 其中一種，其輸出信號的操作範圍會偏低或 偏高，所以可用的解析範圍會因此而變小。此外，源極追隨器的電壓轉換速率相較 於推挽式輸出級來說較差。因此亦可採用[21]的方式，使其輸出共模電位與輸入一 樣，且電路增益趨近於1 倍。

圖3-16 (a) NMOS 源極追隨器 (b) PMOS 源極追隨器

2. 由於電晶體本身存在著基體效應，由於在成本上的考量，因此所選用的製程中，其 NMOS 無法將基極與源極相接，因此基體效應較大，由使用 NMOS 之源極追隨器的

獨立的基底，因此可以將基極與源極相接，因此增益可以達到趨近 1 倍的效果，但 從電晶體的剖面來看，如圖3-17，輸出端會額外增加一個雜散電容，為 N-Well 所形 成的電容，所以整體電路的頻寬會因此而較小，對於高速設計而言，此種形式較難 達到要求。 圖3-17 PMOS 剖面圖 m V m mb g 1 A g g 1 η = = + + (3.12) 3. 對於源極追隨器而言，由於信號僅靠一個電晶體來做轉換，以 NMOS 為例，當輸入 信號電壓值很低時，則電晶體的gm會降低，反之則變高，因此假若輸入信號的電壓 範圍很大時，則電路增益會產生非線性的情況[2,19]，如圖 3-18 所示，輸入信號在不 同的電壓範圍，電路會有不同的增益表現，會使信號產生失真，由[19]的研究可看出， 當輸出緩衝級有非線性輸出的現象產生時，會造成輸出信號的ENOB 大大的降低。 圖3-18 源極追隨器增益

3.2.4 追蹤與保持電路設計：

由上述可發現到追蹤與保持電路中的雜訊來源分別為時脈抖動、量化雜訊與熱雜 訊，其表示式分別如下[2,3,7,27,28]： π σ ⎛ ⎞ =_⎜ ⋅ ⋅ ⋅ _⎟ ⎝ ⎠ 2 2 n ,j in j A V 2 f 2 (3.13) = 2 2 LSB n ,q V V 12 (3.14) = 2 n ,t P kT V C (3.15) 其中σj為時脈抖動量，A 為輸入信號擺幅，由上述的運算式即可得知取樣信號受到 雜訊影響的量為何。由[30]亦可得知在追蹤與保持電路中，其第三次諧波失真項表示式 為：

(

)

2 3 2 in on P gs th 1 A HD 2 f R C 4 V −V ⋅ π (3.16) 由於5 倍充電時間常數需小於取樣週期，因此可得出電晶體導通電阻的大小為： on clk P 0.1 R f C < ⋅ (3.17) 亦可求得正弦波之大小為：

(

)

2 2 T 2 sin 0 1 A A P sin 2 ft dt T 4 π 8 =

_∫

= (3.18)

因此將失真與雜訊部份相加，再與正弦波之大小相除即可得到訊號對失真與雜訊的 比例，所以可由預先訂下的目標來求出所需之取樣電容大小。

3.2 參考電壓

在快閃式類比數位轉換器中，參考電壓是由電阻分壓的方式來產生，因此，一但電 路啟動之後，其會一直消耗功率，直到電路關閉為止。由此可得知，阻值越大則所消耗 的功率就越低，但是實際上在每個分壓的節點上都會有雜散電容的存在，其來源為連接 的導線與放大器或比較器的輸入電容。由圖 3-19 可看出輸入信號在變化時，其會透過 差動對的寄生電容去干擾參考電壓，使之產生變動，因此參考電壓不再是固定不變，而 會隨著輸入信號的頻率而改變，頻率越高則越容易穿過電容，干擾量就越大，且阻值越 大則干擾量亦會隨之提升，此種現象稱為輸入信號饋入（input feed-through），因此必須 慎選阻值，盡量降低干擾量與功率消耗[27,31]。 圖3-19 輸入信號饋入現象 實際上在分壓電阻的所有節點中，位於中間的節點所受的干擾量最大，所以如果能 找出適當的阻值使該節點的干擾量符合小於一個LSB，則其他節點所受的干擾量必能符 合要求。由圖3-19 可看出單一個差動對的輸入電容為 0.5Cgs，所以從整體比較器陣列的 輸入端看入，則可得到整體的輸入電容為n0.5Cgs，n 為差動對的數量，接著將差動對的 雜散電容與參考電阻畫出等效的網路模型，如圖3-20，Rt是總參考電阻的四分之ㄧ，Ct

是四分之ㄧ的總輸入電容，參考[31]的計算方式則可以得到最大的阻值為： LSB b in in 4 R 2 f C φ π = _(3.19) 其中，Cin輸入電容，fin為輸入信號的頻率，b 是解析度，φ則是設計者所要求的干 擾量大小，由此可以計算出最大的阻值約為10Ω。 Vin Ct Rt Vrp Vrn Rt Rt Rt Ct Ct 0.5Ct 0.5Ct Vmid 圖3-20 參考電路等效網路模型

3.3 預先放大器

預先放大器為應用於放大取樣到的輸入信號與參考電位，因此比較器所要比較的為 一組差動且差值已被放大的信號，所以相較於直接讓取樣信號與參考電壓相比的方式， 此種方法較能使比較器輕易的比出結果。此外，對於一個理想的比較器而言，必須在輸 入信號大於參考電壓時輸出邏輯 1，反之則輸出邏輯 0，但實際上比較器的增益無法達

到無限大，因此其必存在一個線性區段，如圖3-21，輸出曲線可分為三個區段，輸出表 示式如式3.20 所示。所以當輸入信號的大小接近於參考電位時，輸出信號的大小不再會 是邏輯準位，而是介於邏輯0 和邏輯 1 兩者之間的類比電壓值，假若將此結果送至後端 的數位編碼器中，會使數位電路不正常運作，導致系統錯誤，因而輸出錯誤結果，一般 稱此現象為亞穩態錯誤輸出（Metasatbility Error）[5,8,13,31]。由式 3.21 可計算出亞穩 態區域值大小[5]，其中 A 為比較器增益，由此可發現當比較器增益越大，則亞穩態區 域會越小。但在實際設計中，比較器增益無法做到非常大，因此若在比較器前端接上預 先放大器，可使整體的增益提升，減少亞穩態區域的大小，降低亞穩態錯誤的機率。從 信號的角度來看，即是放大輸入信號與參考電位的差距，使比較器所收到的信號不會過 於接近，因此不會操作在亞穩態區域。 圖3-21 比較器轉換曲線

(

)

(

)

Δ = Δ > Δ < Δ < Δ < in OH in IH in IL in IH OL in IL f V V for V V A V for V V V V for V V (3.20) − Δ = OH OL in,min V V V A (3.21) 式3.22 為由[32]所得知比較器出現亞穩態錯誤的機率，其中 Vout,L為有效的邏輯準位

鎖週期的長度，即是一半的取樣時脈之週期，由此亦可以證實當增益越大，發生亞穩態 錯誤的機率越小。因此，可得知在考慮亞穩態的條件下，預先放大器所需求之最小增益， 必須至少將一個最低有效位元放大至超過亞穩態區域的大小，如式3.23。

(

−

)

(− τ) = Δ r n out,L t / E in,max 2 2 1 V P e V A (3.22) Δ ≥ in,min pre LSB V A V (3.23) 當進一步考慮元件誤差時，則可以發現到比較器亦有輸入偏移量誤差（input offset） [16,18,33-51]的問題存在，因此當比較器收到的信號時，兩端輸入必有一端要減去偏移 電壓（offset voltage）的大小，所以當輸入信號很相近時，會因此產生錯誤的比較結果， 如圖 3-22。偏移電壓的來源分別為輸入差動對以及比較器電路中其他電晶體的門檻電 壓、尺寸大小不同。 + _ 圖3-22 偏移電壓之影響 門檻電壓、尺寸大小的受製程誤差影響的表示式分別為[34,50]： VT t A V WL Δ = (3.24)

(

)

(

)

A W / L W / L WL β Δ = (3.25) AVT與Aβ為製程誤差參數。因此只要得知製程誤差參數，即可代入比較器電路估算 出偏移電壓之大小，以檢查偏移電壓是有小於0.5LSB，確保沒有缺碼現象（Missing Code） 或是量化非單調性現象（Non-monotonicity）的出現，此式亦可用於預先放大器中，計 算出該電路的偏移量。 由此可知，預先放大器亦可用於將輸入信號與參考電位放大至超過比較器之偏移電 壓，使之判讀正確。因此在考慮偏移電壓的條件下，可以求得預先放大器的最低增益需 求為： ≥ OS pre LSB V A V (3.26) 在考慮亞穩態現象與偏移電壓兩者下，可使用兩者之增益條件，求出個別的增益要 求，而採用最高的增益者，即可符合考慮兩種條件下的要求。由於預先放大器必須先將 輸入信號的差距放大，因此其頻寬與增益都有一定的要求，但是對於放大器而言，頻寬 與增益互成反比，而在頻寬的要求最少要大於Nyquist Frequency，因此在高速設計裡， 在相同的解析度要求下，相較於低速用途而言，較難達成增益與頻寬的需求。而對於低 增益放大器來說，其頻寬較容易達到需求，因此可使用多個低增益且高頻寬的放大器， 使之串接成多級放大器，以達成高增益及高頻寬的需求，如圖3-23 所示。 圖3-23 多級放大器

3.3.1 類比預先放大器

由於所採用的是全差模輸入架構（Fully Differential），因此第一級的預先放大器必 須能將差模輸入信號與差模參考電壓放大，所以一般常採用的架構為吉伯特元件

（Gilbert Cell），如圖3-24。在第二級之後的放大器，大多採用一般常見的差動放大器，

如圖3-25，其常見的負載有電阻、電感、電流源電晶體（Current Source Load）、三極體

區電晶體負載（Triode Transistor Load）、二極體式負載（Diode Connected Load）以及仿 電感式電晶體負載（Inductive Peaking），如圖 3-26。 M1 M2 M3 M4 VB Vrp Vrn Vip Vin M5 M6 VDD Vout Z7 Z8 圖3-24 吉伯特元件 Vip Vin Vout ISS VDD M1 M2 Z3 Z4 圖3-25 差動放大器

Resistor Inductance VB Current Source Diode Load Triode

Load Inductive _Peaking

圖3-26 差動放大器負載 以電阻作為負載來看，其差模等效電路及共模等效電路如圖3-27，其差模增益與共 模增益的頻率響應分別如式3.27 與式 3.28 所示，由差模增益的頻率響應可看出，為一 個具有兩個極點與一個零點的系統，因此可將其頻率響應繪成圖3-28，所以可看出要使 3dB 頻寬能達到要求，使之能操作在高速的難度也隨之提升。 圖3-27 (a)差動放大器共模等效電路 (b)差動放大器差模等效電路

( )

(

)

(

)

(

)

gd m1 3 DM ₂

wire 3 wire m1 3 gd wire gs 3 gd db gs db gs gd gd db db db L sC g R A s s R R s R 1 g R C R C R C C ' 1 C C ' C C C C ' C ' C C − = _{⎡ ⎤} α + _⎢⎣ + + + + _⎥⎦+ α = + + = + (3.27)

( )

(

)

m 3 L CM m1 m2 SS SS 1 g R || sC A s 1 g g R || 1 sC ⎡ ⎤ ⎢ ⎥ ⎢ ⎥ ⎣ ⎦ = _{⎡ ⎤} ⎢ ⎥ + _{⎢ ⎥}+ ⎣ ⎦ (3.28)

圖3-28 差動放大器頻率響應 通常若是要達到高速的要求，其整體操作電流的需求要非常大，因此對於使用二極 體式負載以及電流源式負載而言，要能夠承受如此大的電流，則電晶體的尺寸必定非常 大，由此可以得知在面積上消耗亦會非常大，且大尺寸元件其雜散容值必定非常高，因 此整體放大器的頻寬會因此而受限而無法提升，且使用二極體式負載時，輸出擺幅也較 低。若使用電感式負載來產生額外的零點，雖可消除主極點，延伸放大器之頻寬，但是 在實際的晶圓製作上，電感所佔據的面積很大，因此較不適合用於快閃式類比數位轉換 器中。但除電感之外，亦可使用仿電感式電晶體來提升放大器頻寬，其等效阻抗頻率響 應如式 3.29，圖 3-29 為阻抗頻率響應圖。在低頻時，電晶體所有的電容皆視為開路， 此時的輸出阻抗僅有1/gm，當高頻時電容則視為短路, 因此 Vgs為0，此時所看到的輸出 阻抗為Rs，由此可看出當要產生電感式負載，則1/gm必須要大於 RS，因此可求得等效 電路，如圖3-30，進而可求得對應的電阻值與電感值，如式 3.30，如此可設計出所需得 零點，以達成頻寬延伸的效果。 圖3-29 仿電感式電晶體阻抗頻率響應

L R1 R2 _Zout 圖3-30 仿電感式電晶體等效電路 S GS out m GS 1 sR C Z g sC + = + (3.29) gs out S _S m m _{m m} gs S m m 1 S m 2 m 1 1 1 1 1 C 1 Z R _{s R} g g _{g g} C 1 L R g g 1 R R g 1 R g = + _⎛ ⎞⎟ ⎜ − − _{⎜ − ⎟⎟} ⎜ ⎟ ⎜⎝ ⎠ ⎛ _⎞⎟ ⎜ _⎟ = ⎜_⎜ − _⎟⎟ ⎜⎝ ⎠ = − = (3.30)

3.3.2 數位化放大器

反相器，如圖3.31(a)，在理論上屬於一種數位元件，但其實際的輸出特性曲線存在 著一段線性放大區，如圖 3-32，所以當輸入信號擺幅在 0.5VDD附近時，則反相器可視 為高增益的放大器，其小信號等效電路如圖3.31(b)，因此可以計算出輸出等效阻抗與增 益大小，如式3.31 及式 3.32 所示，由此可看出其增益雖然很高，但可用線性放大區段 太小。 GmVi RO + _ + _ Vo Vi

圖3-32 反相器輸出曲線 在頻率響應方面，反相器含雜散電容之電路及小信號等效電路如圖3-33(a)(b)所示， 因此可以導出增益之頻率響應，由式3.33 可看出由於反相器輸出阻抗較大，因此極點頻 率較低，若要達到高頻寬的目標，所需消耗的功率非常大，所以不適用於低功率設計。 O OP ON R =r || r (3.31)

(

)

INV m,p m,n O A = g +g R (3.32)

( )

(

m,p m,n

)

O INV O out g g R A s 1 sR C + ⋅ = + (3.33) Cgd,n+Cgd,p Cgs,p Cgs,n Mn Mp VDD Vout Vin 圖3-33(a)含雜散電容反相器電路 (b)含雜散電容小信號等效模型 自我偏壓電路[52]是一個將反相器的輸出端與輸入端之間接上一個電阻的電路，如 圖 3-34(a)，其輸出阻抗相較於反相器來說降低許多，輸出端直流等效阻抗如式 3.34 所

示。由輸出阻抗的頻率響應來看，由圖3-34(b)可計算出輸出阻抗的頻量響應，如式 3.35， 在其頻率響中，在頻譜上會先遇到一個零點，因此產生 20dB/dec 的上升量，然後會遇 到一個極點將阻抗增益打平，最後再遇到第二個極點產生 20dB/dec 的下降，由此可得 其阻抗頻率響應圖，如圖3-35。由此可看出，相較於直接將反相器輸出與輸入短路的方 式，其從僅有一個極點的系統變為具有二個極點與一個零點的系統，因此可用此零點來 實現延展頻寬的效果。 圖3-34(a)自我偏壓電路 (b)自我偏壓電路小信號等效模型 O OP ON mp mn 1 R || r || r g g = + (3.34)

( )

(

)

(

)(

)

TG GS,B GD,B B m GS,B TG GD,B 1 sR C C Z s g sC 1 sR C + + = + + 1 TG GD,B 1 P R C = m 2 GS,B g P C =

(

)

1 TG GS,B GD,B 1 Z R C C = + (3.35)

dBΩ Hz ωp1 ωz1 ωp2 圖3-35 自我偏壓電路輸出阻抗頻率響應 從圖3-35 可看出，自我偏壓電路亦具有仿電感式負載的效果，因此可用自我偏壓 電路配合反相器，則即可設計出一個數位化的放大器，如圖3-36，且其輸出阻抗較低， 可延長反相器的線性放大操作區，如先前的圖3-32 所示，較能符合所需得操作範圍。 此外，在此使用互補式傳輸閘來取代電阻，達到數位化整體放大器的目的。 假若使用圖 3-36 中的數位化放大器，雖可以使用補償方式達到高頻寬，但由其增 益式可發現，如式3.36，若要達到所需要的增益，則輸入反相器的轉導值必須提昇，或 是降低自我偏壓電路中反相器的轉導值。假若降低自我偏壓電路中反相器的轉導值，則 由式3.35 可得知，放大器的頻率響應會變差，且無法達到頻寬延展的效果，所以此方法 較不適用，若是採用提升輸入反相器的轉導值的方式，則消耗的功率會隨之提升，且整 體放大器的輸入電容亦會變大，因此對於快閃式類比數位轉換器而言，若預先放大器的 輸入電容過大時，對於前端的追蹤與保持電路來說，設計難度會隨之提升，且必須具有 很高的驅動能力才能推動後方所有的放大器，因此追蹤與保持電路所消耗的功率也會變 大。由此可想像到當調大輸入反相器的轉導值時，無法達成低功率的要求。 圖3-36 數位化放大器

(

)

0 mp,i mn,i OP,b ON,b OP,i ON,i mp,b mn,b 1 A g g || r || r || r || r g g ⎛ ⎞ = + ⎜_⎜ ⎟_⎟ + ⎝ ⎠ (3.36) 為解決此種情形，可利用差動放大的特性，在差動輸出的兩條路徑之中分別置入反 相器於其中，使之除了單端的反相放大路徑之外，還具有從另一端反相輸出所形成的正 相放大路徑，整體電路的放大增益為兩條放大路徑相加，放大增益因此提升，如此可以 不必調整輸入反相器的轉導值來提升增益，輸入電容也不會太大，且此種正回授方式亦 可將輸入信號的差值快速拉開，在此將其稱為數位化差動放大器，其組成可分為輸入驅

動對（Input Driver）、回授網路（Feedback Cricuit）與自我偏壓電路（Self Biasing Circuit）

三部份，如圖 3-37。此外，在共模響應部份，如圖 3-38 所示，假若有一共模雜訊影響 放大器時，則會透過回授網路產生反相的共模雜訊使之正負相消，因此數位化差動放大 器對於抑制共模雜訊方面，亦有相當好的效果，且在數位化差動放大器當中，所有電晶 體的源極與基極為相連在一起，因此可得知其受到基體效應的影響也隨之大大降低，線 性度也因此而提升。 VIP VIN VON VOP Input Driver Self Biasing Citcuit Feedback Circuit 圖3-37 數位化差動放大器

圖3-38 數位化差動放大器共模雜訊響應 在此與先前提及的類比式差動放大器相比，可將自我偏壓電路視為類比放大器之負 載，回授網路視為電流源，而輸入驅動對則視為電晶體差動輸入對。因此，可由此法則 來設計出仿吉伯特元件的數位化放大器，如圖3-39 所示。 Input Driver Self Biasing Citcuit Feedback Circuit VIP VRP VRN VIN VON VOP 圖3-39 數位化吉伯特元件

由類比式吉伯特元件的接法來看，其可透過使用兩組的輸入驅對，讓放大輸入正端 與正端參考電位的兩個輸出端共用回授網路，輸入負端與負端參考電位的輸出亦然，並 讓正端輸入的放大輸出與負端參考電位的放大輸出共用同一個自我偏壓電路，反之亦是 如此，因此可組合出所需的仿吉伯特元件數位化放大器，在此稱為數位化吉伯特元件。

3.3.3 數位化放大器直流分析

為能夠設計出所需得增益，在此將推導數位化差動放大器的直流增益，而在計算之 前，先把一些所需要用的參數予以簡化，並賦予有意義的名稱。因此先把一個反相器的 輸出總轉導值定為Gm，輸出阻抗為Ro，如圖3-40，因此可將輸入驅動對轉導值命名為

Gm,I，輸出阻抗為Ro,I，回授網路之轉導值為Gm,F，輸出阻抗為Ro,F，而自我偏壓電路之

轉導值為Gm,B，輸出阻抗為Ro,B。其個別的轉導值與輸出阻抗如下所示： GmVi RO

+

_

+

_

Vo Vi 圖3-40 反相器小信號等效電路

m,I mp,I mn,I

G =g +g (3.37)

O,I OP,I ON,I

R =r || r (3.38)

m,F mp,F mn,F

G =g +g (3.39)

O,F OP,F ON,F

R =r || r (3.40)

m,B mp,B mn,B

G =g +g (3.41)

O,B OP,B ON,B mp,B mn,B 1 R || r || r g g = + (3.42)

由單一輸出端看入，將輸入反相器、回授反相器以及自我偏壓電路的輸出阻抗並

聯，則可得到數位放大器的等效輸出阻抗RT：

T O,B O,F O,I

R =R || R || R (3.43) 由於數位化放大器的架構與類比式放大器並不相同，因此無法確定是否可用差模半 電路的方式來等效做運算，所以在此計算輸出節點的電流式，從中推導出單一輸入端對 於輸出的關係，最後以重疊定理來求得差模增益，圖 3-41(a)(b)分別為輸入正端對輸出 負端所造成的電流流向與其等效電路。對於輸出負端而言，由該節點的電流表示式可得 輸入正端對輸出負端的影響，算式如下：

(

) (

)(

)

ON m,I IP m,F ON T m,F T m,I T ON IP 2 2 m,F T V G V G V R G 0 R G R V V 1 G R ⎡ ⎤ − + − + −_⎣ − _⎦= − = − (3.44) VIP VON VOP VIP VON VOP RT RT 圖3-41(a)輸入正端對輸出負端影響 (b)輸入正端對輸出負端影響等效電路

對於輸出正端而言，由該節點的電流總和可求出輸入正端對輸出正端的影響，如圖 3-42(a)(b)，算式如下：

(

) (

)

OP m,F OP m,I IP T m,F T 2 m,I m,F T OP IP 2 2 m,F T V G V G V R G 0 R G G R V V 1 G R ⎡ ⎤ − + −_⎣ − − _⎦= = − (3.45) VIP VON VOP VIP VON VOP RT RT 圖3-42(a)輸入正端對輸出正端影響 (b)輸入正端對輸出正端影響等效電路 將式3.44 和式 3.45 相減即可求得輸入正端對差動輸出的表示式： IP 2

m,I m,F T m,I T m,I T OP ON Due to V IP 2 2 2 2 IP m,F T m,F T m,F T G G R G R G R V V | V V 1 G R 1 G R 1 G R ⎛ _⎞⎟ ⎜ _⎟ ⎜ − = _⎜ + _⎟⎟⎟= ⎜ − − − ⎝ ⎠ (3.46) 亦可用相同方式求得輸入負端對差動輸出的表示式： IN m,I T OP ON Due to V IN m,F T G R V V | V 1 G R − = − − (3.47)

所以可以得電路的差模增益為：

(

)

(

)

OP ON total m,I T IP IN m,F T V V G R A V V 1 G R − = = − − (3.48) 由式 3.48 的分母中可看出，Gm,F 與輸出阻抗的乘積為一個負項，因此可藉由改變 Gm,FRT的乘積而使分母變小，進而使電路增益變大，因此，符合先前所想的使用回授網 路提升增益的想法，且當電晶體的ro很大時，其輸出等效阻抗約等於自我偏壓電路的輸 出阻抗，此時放大增益為輸入驅動對、回授網路與自我偏壓電路三者的比例所組成，因 此在設計上可以先建立一個單位大小的反相器，然後再用不同的放大比例來得到所需的 增益。所以數位化放大器的設計複雜度與時間較低，且元件大小相似度高，因而可以降 低電晶體的製作誤差。 在分析數位化吉伯特元件中，亦採用相同的運算方式求得電路的放大增益，如圖 3-43 所示，先將各個部分的輸出阻抗列出，並將其予以合併，最後可以求得放大器的輸 出等效阻抗RG：

G O,B O,F O,I

1 1 R R || R || R 2 2 = (3.49) 所以可用等效電路中輸出節點的電流流向來求得單端對差模的增益，由圖3-44 可 由該節點的運算中求得輸入正端對輸出負端的表示式：

(

) (

)(

)

ON m,I IP m,F ON G m,F G m,I G ON IP 2 2 m,F G V G V 2G V R 2G 0 R G R V V 1 4G R ⎡ ⎤ − + − + −_⎣ − _⎦= − = − (3.50)

VIP V_ON VOP RO,B RO,I RO,B RO,I RO,F RO,F RO,I RO,I RO,F RO,F 圖3-43 數位化吉伯特元件輸出阻抗分布 VIP V_ON VOP RG RG 圖3-44 輸入正端對輸出負端影響等效電路

如此，亦對圖3-45 使用相同方式來求得輸入正端對輸出正端的表示式：

(

) (

)

OP m,F OP m,I IP G m,F G 2 m,I m,F G OP IP 2 2 m,F G V G V 2G V R 2G 0 R 2G G R V V 1 4G R ⎡ ⎤ − + −_⎣ − − _⎦= = − (3.51) VIP V_ON VOP RG RG 圖3-45 輸入正端對輸出正端影響等效電路 因此，將式3.50 與式 3.51 兩者相減，則可求得輸入正端對差模輸出的增益表示式： IP 2 m,I m,F G m,I G OP ON Due to V IP 2 2 2 2 m,F G m,F G m,I G IP m,F G 2G G R G R V V | V 1 4G R 1 4G R G R V 1 2G R ⎛ ⎞ − = _⎜⎜ + _⎟⎟ − − ⎝ ⎠ = − (3.52)

亦可用相同方式求得輸入負端對差動輸出的表示式： IN m,I G OP ON Due to V IN m,F G G R V V | V 1 2G R − = − − (3.53) 所以可求得數位化吉伯特元件的差模增益為：

(

)

(

OPIP ONIN

)

total m,Im,FG G V V G R A V V 1 2G R − = = − − (3.54) 對於差動放大器而言，其輸入差動對的不匹配現象會影響電路的共模拒斥比 （CMRR），在此將分析數位化放大器受到不匹配現象影響時，CMRR 的變化為何。假 設輸入對有不匹配現象，分別以Gm,I1與Gm,I2來表示，電路如圖3-46 所示，則可利用和 先前的方式一樣求得個別輸入的差模增益： IP m,I1 G OP ON Due to V IP m,F G G R V V | V 1 2G R − = − (3.55) IN m,I2 G OP ON Due to V IN m,F G G R V V | V 1 2G R − = − − (3.56) 如此，受到不匹配現象影響的差模增益為：

(

)

(

m,I1 m,I2

)

G DM m,F G G G R A 2 1 2G R + = − (3.57) 由此式可看出，在無誤差的情況下，Gm,I1相等於Gm,I2，其等效增益與先前所求的 式3.54 一樣。