第三章 元件可靠度量測與分析
3.1 熱載子效應(Hot Carrier Injection)
隨著半導體技術的成熟，而 MOSFET 作為 IC 的開關元件，其導電、斷電控 制的穩定與否，自然非常重要。熱載子效應(Hot Carrier Injection，HCI)是一種能 使載子脫軌的機制，當電載子若受到外力影響，脫離了原本的路徑，而進入閘極 氧化層內，造成元件漏電流變大，當載子會跑進氧化層中，產生氧化層內的缺陷
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(Oxide traps)或是形成介面層的缺陷(interface defect)，造成元件衰退，使 MOSFET 作為開關的特性變差。
元件不斷地被微縮，通道長度縮減、閘極氧化層的減少，若施加的電壓大小 不變，通道內的橫向電場將增加(電場=電壓/長度)，這將使得通道內電子因電場 加速而獲得更大的能量，通道的汲極端相接附近，電子能量將會很高。當橫向電 場夠大時，電子或電洞由源極端(VS)跑到汲極端(VD)時，受到橫向電場作用獲得 足夠能量，這些具有高能量的載子統稱為熱載子，而當載子能量達 1.3eV 時，在 汲極附近會產生碰撞游離(Impact ionization)，在汲極端附近撞擊出電子電洞對，
且撞擊出的電子電洞對分別流向源極及汲極，由於閘極提供電壓，使得電晶體之 垂直電場造成能帶彎曲，部分電子電洞注入閘極氧化層使得氧化層劣化。當載子 能量達 3.7eV 時，在閘極氧化層跟基板之間會產生界面缺陷狀態，當載子流經介 面，載子會被缺陷所捕捉，使得元件效能降低並產生嚴重的退化。
熱載子效應主要用來討論 n 型電晶體，其因為 n 型相對 p 型來得嚴重，其因 為 n 型電晶體驅動電子需 1.3eV，但 p 型電晶體驅動電洞卻要 4.7eV，故 n 型發 生熱載子的機率也較大。
3.1.1 HCI 實驗設計
(一) 不同電壓之 HCI
圖 3-1 是本實驗熱載子效應量測流程圖，我們主要探討在元件在同樣鰭長度、
寬度、高度，不同 HCI 電壓之下元件退化之情形，且從文獻中可知，短通道元 件發生熱載子退化最嚴重情況在閘極電壓(VG)等於汲極電壓(VD)。
元件尺寸，固定鰭長度 90nm，鰭寬度 10nm，鰭高度 30nm，電壓方面將元 件的基極端(Body)跟源極端(Source)同時接地(VB=VS=0)，而閘極端(Gate)跟汲極 端(Drain)給定相同的負偏壓(VG=VD)，閘極電壓依序從-2.5V、-2.6V、-2.7V、-2.8V，
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量測時間分別以 0 分鐘至 100 分鐘分段依序進行電壓壓迫測試，在以量測出 ID-VG 圖形觀察臨界電壓 Vth及轉導 Gm，在不同電壓下之退化型情形。
(二) 相同汲極電壓不同閘極電壓之 HCI
圖 3-1 是本實驗熱載子效應量測流程圖，我們主要探討在元件在同樣鰭長度、
寬度、高度，不同 HCI 電壓之下元件退化之情形，且從文獻中[楊老師]可知，短 通道元件發生熱載子退化最嚴重情況在閘極電壓(VG)等於汲極電壓(VD)且有最 大的 n 值。
元件尺寸，固定鰭長度 40nm，鰭寬度 10nm，鰭高度 30nm，電壓方面將元 件的基極端(Body)跟源極端(Source)同時接地(VB=VS=0)，而汲極端(Drain)給定相 同的負偏壓(VD=-2.5V)，閘極電壓依序從 0.1VD、0.3VD、0.5VD、0.6VD、0.7VD、 0.9VD、VD，量測時間分別以 0 分鐘至 100 分鐘分段依序進行電壓壓迫測試，在 以量測出 ID-VG圖形觀察臨界電壓 Vth及轉導 Gm，在不同電壓下之退化型情形。
3.1.2 HCI 實驗結果
(一) 不同電壓之 HCI
圖 3-3 到 3-6 是四種不同壓迫電壓的 Wafer，我們同時在閘極跟汲極同時加 上-2.5V、-2.6V、-2.7V、-2.8V，當元件經過 100 分鐘 stress 之後汲極電流對閘極 電壓的關係圖。經過 100 分鐘的壓迫電壓後，可以觀察到此圖形均有向右移動的 趨勢，這時因為負電荷注入氧化層，使得臨界電壓(Vth)上升，且當電壓越大，注 入氧化層的電洞越多，影響較小電壓大得多，如圖 3-7 所示。我們也觀察到，當 電壓越大，次臨界斜率隨著越大，因此可知道 pFET 的介面陷阱電荷因為壓迫電 壓的增加而增加，如圖 3-9 所示，在此環境下，轉導(Gm)因電壓變大而退化得越 嚴重，如圖 3-10 到 3-13 所示。
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圖 3-14 到 3-17 是四種不同壓迫電壓的 Wafer，當元件經過 100 分鐘的 stress 前後汲極電流對汲極電壓的關係圖。經過 100 分鐘的壓迫電壓後，飽和區的汲極 電流下降，由於壓迫後界面狀態增加，載子遷移率下降引起串聯電阻增加，使得 線性區汲極電流也出現變化。[11]可以觀察到電壓為-2.5V 及-2.6V 時，汲極電流 率退的速度一致，但當電壓為-2.7V 時汲極電流總衰退 10.37%，且在第 1 分鐘就 有較大的衰退量，當電壓達-2.8V 時，汲極電流總衰退已到達 15.2%，但在第 1 分鐘及第 100 分鐘有較大衰退量；隨著壓迫電壓變大，前 10 分鐘率退較為劇烈，
但隨著壓迫時間增加，電流率退速度趨近於平緩，如圖 3-18 所示。
圖 3-19 到 3-22 是四種不同壓迫電壓的 Wafer，當元件經過 100 分鐘的 stress 前後閘極電流(IG)對閘極電壓(VG)的關係圖，當電壓為-2.5V、-2.6V、-2.7V 時，
漏電流隨著壓迫電壓增加而緩緩增高，而當電壓達-2.8V，在第 1 分鐘有較大漏 電流，且當時間到達 100 分鐘，漏電流明顯嚴重許多。
(二) 相同汲極電壓不同閘極電壓之 HCI
本實驗中，從圖 3-23 可得知當元件經過 100 分鐘 stress 之後汲極電流對閘極 電壓的關係圖。在汲極電壓夠大時，通道中的載子會獲得足夠的能量，並在汲極 端產生衝擊游離(Impact Ionization)。當閘極電壓為汲極電壓的一半時，因閘極 端電壓較小，因此受到閘極電場吸引而注入氧化層之正電荷量也較少；而隨著閘 極端電壓增加，電洞受到閘極電場吸引，大量的注入閘極氧化層，造成嚴重介面 (Interface)受損。由圖 3-24 可觀察到，當 VG=VD時轉導退化的越嚴重，氧化層注 入大量正電荷我造成次臨界斜率也隨著越大，而汲極電流退化越明顯，如圖 3-25 所示，漏電流也因氧化層氧化層注入大量正電荷而產生較大漏電流如圖 3-26 所 示。
我們通常會用冪級數的方式來表示臨界電壓對時間之變化，其表示式如下：
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∆𝑉𝑉𝑡𝑡ℎ = 𝐴𝐴𝑡𝑡𝑛𝑛 (6)
其中 n 值稱為 time power law exponent。從之前的研究可知[12]，不同的 n 表示臨界電壓變化是由不同機制所造成。當 n 值大於 0.5 時，其臨界電壓變化主 要是由界面缺陷所造成；而當 n 值约為 0.2-0.3 時，其臨界電壓變化則是由氧化 層介面缺陷電荷所主導。
在傳統平面 MOS 元件中，當閘極電壓等於汲極電壓一半時(VG = 0.5VD)存在 最大的 n 值[13]，代表此時有最嚴重的介面缺陷。而在此研究中，如圖 3-27 所示，
我們發現 p-type FinFET 在 VG=0.6VD時出現最大的 n 值。我們也可以發現，其最 大的 n 值約為 1.1，而傳統 n 型電晶體之最大 n 值約為 0.5，遠小於此研究所得到 之數值。我們推測是因為 P 型電晶體是由驅動電洞來產生電流，而電洞與價帶之 offset voltage 為 4.7eV，大於電子與導帶之間之 offset voltage (3.1eV)。換句話說，
產生熱電洞所需之能量遠大於產生熱電子所需能量。也因此，具有較大能量之熱 電洞對介面有較大之破壞力，故產生較大之 n 值。而隨著 VG增加，在 VG=VD 時，n 值又降到了 0.26，如圖 3-28 所示，代表此時臨界電壓遷移主要是由閘極介 電層缺陷電荷所造成。
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