1.1 研究背景與動機
自從有了人類，文明就不斷的演進，科技也隨著日新月異，電子產業發展更 是不容小看，而半導體技術更是電子產業發展不可或缺的條件。談到半導體時代 的開端，這可就要追朔到 1974 年前，貝爾實驗室的兩位科學家約翰•巴丁 (John Bardeen：1908.05.23‐1991.01.30)和懷特•布萊登(Walter Brattain：1902.02.10‐
1987.10.13)創造了由鍺(Ge)製造而成的固態電子元件(第一代半導體)，1948 年再 由威廉•蕭克利(William Shockley：1910.02.13‐1989.08.12)發表了電晶體理論，
也是世界上第一顆電晶體，也因此獲得 1956 年的諾貝爾物理獎。
伴隨著第一顆電晶體的問世，也代表著把人類文明正式帶入現代電子紀元，
半導體元件不斷的演進，各式固態半導體元件如二極體、電晶體等大量使用，取
代了早期真空管在電路中的功能與角色。到了 20 世紀中後期半導體製造技術進 步，相對於手工組裝電路使用個別的分立電子元件，積體電路(IC)可以把很大數 量的微電晶體整合到一個小晶片，開啟了整個積體電路產業，這些發明也大大影 響了人類生活方式。
在 1964 年，哥登•摩爾(Gorden Moore：1929.01.03‐現今)提出，過去近 30 年來，元件縮小遵守莫爾定律 (Moore′s law)，預測出晶片(Chip)電晶體的數目會 隨著時間以指數方式增加，但電晶體尺寸卻隨著時間以指數方式微縮(Scaling)，
且每兩年縮小為 30%之比率為原來設計，如此才能滿足市場上需求。[1]因此摩 爾定律便成了簡單評估半導體技術進展的經驗法則，台積電董事長張忠謀先生曾 表示，未來的十至十五年內摩爾定律依然適用，也因此摩爾定律被視為半導體工 業製成技術的藍圖。然而，半導體技術的進步的實際推動力並不是所謂的“莫爾
12
定律”而是“超莫爾(利潤)定律(Law of More(Profit))”，當微縮尺寸時，晶片尺 寸會相對縮小，使得晶圓上可容納較多電晶體，且因晶圓尺寸的增加，每片晶圓 能產出更多晶片，而使得積體電路晶片廠獲得更高的利潤。[2]
目前市場上所生產的電子產品，大多仍然以矽(Si)為主流，矽有成本低、取 得容易等優點，由於固態理論的深入研究與材料科學的積極發展，藉由半導體製 造體積小、密度高、功能強與價格便宜的電子元件。對積體電路而言，矽金氧半 場效電晶體是最重要的主動元件，其主要原因在於金氧半電晶體尺寸不斷的縮小 來改變操作速度與降低元件消耗功率，電子元件的積集度與功能性也更加提升。
但是，元件的微縮並非不會遇到阻礙，當 IC 技術達到奈米尺度時，縮小元 件尺寸以提升互補式金氧半場效電晶體(CMOSFET)性能的方式卻遇到很大的瓶 頸，且晶片無論在製作材料或設計原理均將面臨新的變革。
英特爾(Intel)首先在 45 奈米中導入由金屬構成的閘極(Metal Gate)與高介電 係數閘極介電層(high-K gate dielectric)，寄望提升電晶體效能的同時，能有效地 降低滲透電流。但在更早之前，應變矽通道(Strained-Si)已經導入 90 奈米以增加 元件驅動電流。但是儘管高介電常數閘極已獲得發展，卻有許多能需解決的問題 存在，這些問題包括：
(1) 較高的介面密度(Interface Trap Density)：大部分高介電常數材料採用過 渡金屬元素(Transition Metal)氧化物，高介電常數與矽的界面特性不佳，
易有較多界面陷阱密度。
(2) 電荷捕捉/散逸效應(Change Trapping/De-trapping)：當元件受到偏壓、溫 度甚至時間參數等影響，使得電荷被捕捉於高介電常數材料內及界面處，
導致元件在電性上產生磁滯現象(Hysteresis Phenomena)，高介電常數材 料本體發生電荷捕捉相較於界面還來得高。[3]
(3) 較低的漂移率(Mobility)：高介電常數薄膜與矽界面相較於二氧化矽與 矽界面有更高的衰退，其原因包括界面不平整(Surface Roughness)、嚴
13
重的庫倫散射(Coulomb Scattering)、聲子散射(Phonon Scattering)以及 Soft optial phonons。[4]
(4) 介電層可靠性問題：當介電層厚度小於 3.5nm 時，對於 p 型金氧化場效 電 晶 體 而 言 ， 元 件 退 化 以 及 生 命 期 限 ， 將 受 到 負 偏 壓 不 穩 定 性 (N e g a t i v e B i a s T e m p e r a t u r e I n s t a b i l i t y, N B T I )的影響。[5]
近年來研究人員也尋求雙閘極金氧半場效電晶體具鰭式場效電晶體(FinFET) 與二氧化矽結構(double gate SOI MOSFET)等兩種新型結構如圖(補)所示，其相較 於傳統平面電晶體具有下列優點：
(1) 降低短通道效應(Short Channel Effect) (2) 減低熱離子效應(Reduce Hot Carrier Effect)
(3) 改善次臨界區汲極電流對閘級電壓斜率變化(Subthreshold Swing) (4) 高轉導(High Transconductance)
(5) 低功率消耗(Low Power Consumption)
因上述優點，故取代基體傳導之金氧半場效電晶體(Bulk MOSFET)成為低功 率(Low Power)，高密度(High Density)於積體電路中。其中，鰭式場效電晶體 (FinFET)被視為最具發展性跟未來性的新型結構。
14
1.2 有關 FinFET 結構技術之研究
FinFET(Fin Field-Effect Transistor)稱為鰭式場效電晶體，FinFET 是一種新型 的多重閘極 3D 結構電晶體，電晶體除了的上閘極(Top Gate)環繞包裹著電晶體 的高架通道外，側面還多了兩個與水平垂直的側面閘極(Sidewall Gate)，因此能 給導電通道的電動勢(Electrostatic Potential)較佳的控制能力與提高電晶體的等效 寬度，因此能減少短通道效應(SCE) 、獲得較高的汲極驅動電流(IDS)、降低臨界 電壓(Vth)，更藉由超薄矽體厚度(Ultra-Thin Body, UTB)減少汲極漏電流外，提供 更佳功耗和效能優勢，遠勝過傳統平面型電晶體。形狀與魚鰭相似，因而命名。
FinFET 在結構上，有三種尺寸參數，為鰭長度(通道長度)、鰭寬度以及鰭高 度。源自傳統場效電晶體(FET)，傳統電晶體結構中，控制電流通過的閘門，只 能在閘門的一側控制電路的接通與斷開，屬於平面架構。在 FinFET 的架構中，
閘門成類似魚鰭的 3D 架構，可於電路的兩側控制電路的接通與斷開，與平面電 晶體相比，FinFET 能夠更妥善地控制電流，並同時降低漏電和動態功耗。
最早之前，由英特爾(Intel)開始在 22nm 使用上述 FinFET 技術(稱為 Tri-Gate) 同時，許多晶圓廠都期待能在 16nm 或 14nm 採用此技術，但測試晶片直到 2012 年才首度出現。
FinFET 是一種新型的互補式金氧半導體(CMOS)電晶體，閘長已可小於 25nm，未來可進一步縮小至 10nm，約是人類頭髮寬度的 1 萬分之 1。與 28nm 製程相比，16nm 跟 14nm 的 FinFET 製程可以提高 40-50%效能，或減少 50%功 耗。
本論文在探討由國內聯華電子(United Microelectronics Corporation, UMC)所 提供的 28 吋 FinFET 晶圓，去實際進行樣品量測，主要以 P-Chinnal FinFET 為 主，並探討元件尺寸對其電性的影響及可靠度分析。
15
1.3 論文架構
為了瞭解這種新型的 3D 結構電晶體 FinFET，我們首先從元件基本特性去作 探討，再給予外在條件影響，深入的研究對此元件之影響，對於不同條件之實驗 結果與分析，可分為下列幾個章節：
第二章：了解量測此元件所需儀器以及影響 FET 元件之重要理論，探討不同尺 寸之 pFET 基本特性比較。
第三章：探討 pFET 可靠度分析，分成兩種實驗來討論：
(1) 熱載子效應(Hot Carrier Injection，HCI)
(2) 負偏壓不穩定效應(Negative Bias Temperature Instability)
(3) 接著以上述兩種方式，量測不同尺寸元件，比較基本特性並探討其 退化之情形。[6]
第四章：對上述幾個章節所觀察到現象作總結，藉此了解新型結構 FinFET，並 提出元件之未來展望。
16