不同尺寸之P型先進鰭式場效電晶體可靠度之研究
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(3) 不同尺寸之 P 型先進鰭式場效電晶體可靠度之研究. 指導教授：葉文冠 博士 (教授) 國立高雄大學電機工程研究所. 學生：洪嘉鍵 國立高雄大學電機工程研究所. 摘要. 隨著元件尺寸不斷微縮，MOSFET 也從傳統的平面結構演變成新的 3D 結構 -鰭式場效電晶體。與平面電晶體相比，鰭式場效電晶體能夠更妥善地控制電流， 並同時降低漏電流。本篇論文將探討〝雙閘極〞鰭式元件在不同尺寸下基本電性 及可靠度。 本篇論文主要以 P 型通道的鰭式場效電晶體為主，我們將利用“熱載子效應” 及“負偏壓不穩定性”的可靠度分析來觀察元件的退化情形及機制。我們發現元 件受到電性壓迫之後，其熱載子效應或負偏壓不穩定性效應之可靠度均變差。熱 載子效應下，觀察到在幂公式下推出的 n 值在 VG = 0.6 VD 最大。負偏壓不穩定 效應下，短尺寸元件可靠度較長尺寸來得差，臨界電壓上升、次臨界擺幅變大、 載子遷移率的降低、閘極漏電流增加等，主要是因為電荷被捕捉於本體內，氧化 層缺陷所影響。 關鍵字：鰭式場效電晶體、短通道效應、熱載子效應、負偏壓不穩定性、高介電 常數、量子效應 1.
(4) Study on Reliability of P‐Channel FinFET Devices with Various Dimensions. Advisor：Dr. Wen-Kuan Yeh (professor) Institute of Electrical Engineering National University of Kaohsiung. Student：Jia-Jian Hong Institute of Electrical Engineering National University of Kaohsiung. Abstract MOSFET evolved into a new 3D structure - Fin Field Effect transistor (FinFET) from the traditional planar structure with the continuous scaling down. It is better to control the drain current and reduce leakage current for FinFET devices as comparing to plainer devices. In this work, we will study the characteristics on basic electric measurement and reliability with various dimensions of “double-gate” FinFET devices. From the analysis of reliability including Hot Carrier Injection and Negative Bias Temperature Instability, we can observed the degradation situations and mechanisms. This paper discusses the P-type Fin Field Effect Transistor. When the devices affected by the stress of voltage, the reliability of Hot Carrier Injection or Negative Bias Temperature Instability get worse. In the influence of Hot Carrier Injection, we 2.
(5) observed the n values in the formula introduced VG=0.6VD which is maximum. According to Negative Bias Temperature Instability, the reliabilities of short size device inferior to the longer one, the carrier mobility decreases, gate leakage current increases, the amplitude and threshold voltage and subthreshold swing rise dramatically. This is mainly affected by the charge captured in the body and the defects of the oxide layer.. keywords：FinFET，Short Channel Effect，Hot Carrier Injection，Negative Bias Temperature Instability，High-k，Quantum Effect. 3.
(6) 誌謝 大學四年和研究所兩年的時光很快就過去，以前沒想過會在高雄大學待了六 年並拿到碩士學位，讓我自己的能力和學歷再往上提升，感謝家人給予我機會跟 鼓勵，每當遇到挫折時，讓我擁有一個避風港，休息之後重新出發，面對眼前的 問題並順利解決。 研究所兩年中，首先感謝我的指導教授葉文冠博士，從大學念的計算機組跳 到研究所的半導體組，對我來說是很大的挑戰，老師在半導體領域上的知識令人 嘆為觀止，除了在研究上對我細心指導，也分享了許多老師在業界的經驗，我想 這比起學業來說，又是另一項相當寶貴的經驗。 接著要感謝跟實驗室一起合作的高雄師範大學電子所楊宜霖教授，每個禮拜 都不厭其煩在 Meeting 上指導我們，也協助我們投稿跟修訂論文，每當遇到研究 上的問題，都能跟老師討論，老師也是不厭其煩地引導著我們，提供給我們他自 己的看法讓我們參考，讓我受益良多。 再來要感謝同是 508 實驗室的成員們，剛到實驗室教導我使用機器的竣銘、 乃寬、建宏學長，跟我一起拼鬥兩年的同學介晨，提供我口試論文相關資訊以及 編排的同學明儒，以及當我在趕論文之餘，協助我帶領大學部專題生的學妹映雅、 學弟旭廷，讓我可以專心的準備論文跟口試。 最後，感謝高雄大學我所認識的每個人，無論是種籽社還是系壘的大家，還 是一樣同為高大電機系的學弟學妹，你們都像家人般陪伴著我；因為在熟識熟悉 的環境下，讓我少了平常在求學的適應問題，讓我能更快進入狀況，在我遇到挫 折跟問題時，能給予我鼓勵支持，讓我可以順利完成我的學業。 洪嘉鍵 2014/06/14 于國立高雄大學電機所. 4.
(7) 目錄 摘要 .......................................................................................................................... 1 Abstract ..................................................................................................................... 2 誌謝 .......................................................................................................................... 4 目錄 .......................................................................................................................... 5 圖目錄 ...................................................................................................................... 7 第一章. 緒論 ..................................................................................................... 12. 1.1. 研究背景與動機 ................................................................................... 12. 1.2. 有關 FinFET 結構技術之研究 ............................................................. 15. 1.3. 論文架構 ............................................................................................... 16. 第二章. 元件基本量測與結果分析 .................................................................. 17. 2.1. 實驗方法及步驟 ................................................................................... 17 2.1.1 實驗儀器之簡介 ............................................................................ 17 2.1.2 量測數據之處理 ............................................................................ 18. 2.2. FinFET 元件先進製程 ......................................................................... 18. 2.3. 元件基本電性設計................................................................................ 19 2.3.1 ID-VG 特性曲線 ............................................................................. 19 2.3.2 ID-VD 特性曲線 ............................................................................. 20 2.3.3 IG-VG 特性曲線 ............................................................................. 21. 2.4. I-V 特性量測結果與分析 ..................................................................... 21 2.4.1 臨界電壓(Vth)................................................................................ 21 2.4.2 次臨界擺幅(SS)............................................................................. 22 2.4.3 飽和電流 ....................................................................................... 22. 2.5. 不同尺寸之基本電性 ............................................................................ 23 5.
(8) 2.5.1 不同通道長度與(鰭)寬度實驗設計 .............................................. 23 2.5.2 不同通道長度與(鰭)寬度結果分析 .............................................. 23 第三章. 元件可靠度量測與分析 ...................................................................... 25. 3.1. 熱載子效應(Hot Carrier Injection) ..................................................... 25 3.1.1 HCI 實驗設計 ............................................................................... 26 3.1.2 HCI 實驗結果 ............................................................................... 27. 3.2. 負偏壓溫度不穩定效應(Negative Bias Temperature Instability) ....... 30 3.2.1 NBTI 實驗設計 ............................................................................. 31 3.2.2 NBTI 實驗結果 ............................................................................. 31. 第四章. 結論與未來展望.................................................................................. 34. 4.1. 結論 ....................................................................................................... 34. 4.2. 未來展望 ............................................................................................... 35. 參考文獻 ................................................................................................................ 78 補充資料 ................................................................................................................ 83. 6.
(9) 圖目錄 圖 2 - 1 實驗室整體量測環境 .............................................................................. 36 圖 2 - 2 4156B 半導體參數分析儀 ........................................................................ 36 圖 2 - 3 八吋探針座(DC Probe Station) ................................................................ 37 圖 2 - 4 機台開關轉換裝置 E5250A .................................................................... 37 圖 2 - 5 量測軟體 ICS........................................................................................... 38 圖 2 - 6 繪圖軟體 OriginPro 6.0 ........................................................................... 38 圖 2 - 7 Double Gate FinFET 結構圖 .................................................................... 39 圖 2 - 8 pFET 之不同閘極通道長度與臨界電壓(Vth)關係圖 ............................... 39 圖 2 - 9 pFET 之不同閘極通道長度與次臨界擺福(SS)關係圖 ............................ 40 圖 2 - 10 pFET 之不同閘極通道長度 ID-VG 圖 ..................................................... 40 圖 2 - 11 pFET 之不同閘極通道長度轉導對電壓關係圖 ..................................... 41 圖 2 - 12 pFET 之不同閘極通道長度 ID-VD 圖 ..................................................... 41 圖 2 - 13 pFET 之不同閘極通道長度 IG-VG 圖 ..................................................... 42 圖 2 - 14 pFET 之不同鰭寬度 ID-VG 圖 ................................................................. 42 圖 2 - 15 pFET 之不同鰭寬度轉導對電壓關係圖 ................................................ 43 圖 2 - 16 pFET 之不同鰭寬度 ID-VD 圖 ................................................................. 43 圖 2 - 17 pFET 之不同鰭寬度 IG-VG 圖 ................................................................. 44. 圖 3 - 1 熱載子效應量測流程圖 .......................................................................... 45 圖 3 - 2 負偏壓不穩定性量測流程圖 ................................................................... 46 圖 3 - 3 pFET 在閘極與汲極加上-2.5V 的 Stress 電壓 100 分鐘前後 ID-VG 關係圖 ................................................................................................................................ 47 圖 3 - 4 pFET 在閘極與汲極加上-2.6V 的 Stress 電壓 100 分鐘前後 ID-VG 關係圖 7.
(10) ................................................................................................................................ 47 圖 3 - 5 pFET 在閘極與汲極加上-2.7V 的 Stress 電壓 100 分鐘前後 ID-VG 關係圖 ................................................................................................................................ 48 圖 3 - 6 pFET 在閘極與汲極加上-2.8V 的 Stress 電壓 100 分鐘前後 ID-VG 關係圖 ................................................................................................................................ 48 圖 3 - 7 pFET 在不同的 Stress 電壓下 100 分鐘前後臨界電壓 Vth 對 Stress 時間變 化圖 ........................................................................................................................ 49 圖 3 - 8 pFET 在不同的 Stress 電壓下 100 分鐘前後臨界電壓 Vth 變化量對 Stress 時間變化圖 ............................................................................................................ 49 圖 3 - 9 pFET 在不同的 Stress 電壓下 100 分鐘前後臨界斜率 SS 對 Stress 時間變 化圖 ........................................................................................................................ 50 圖 3 - 10 pFET 在閘極與汲極加上-2.5V 的 Stress 電壓 100 分鐘前後 Gm 變化圖 ................................................................................................................................ 50 圖 3 - 11 pFET 在閘極與汲極加上-2.6V 的 Stress 電壓 100 分鐘前後 Gm 變化圖 ................................................................................................................................ 51 圖 3 - 12 pFET 在閘極與汲極加上-2.7V 的 Stress 電壓 100 分鐘前後 Gm 變化圖 ................................................................................................................................ 51 圖 3 - 13 pFET 在閘極與汲極加上-2.8V 的 Stress 電壓 100 分鐘前後 Gm 變化圖 ................................................................................................................................ 52 圖 3 - 14 pFET 在閘極與汲極加上-2.5V 的 Stress 電壓 100 分鐘前後 ID-VD 關係圖 ................................................................................................................................ 52 圖 3 - 15 pFET 在閘極與汲極加上-2.6V 的 Stress 電壓 100 分鐘前後 ID-VD 關係圖 ................................................................................................................................ 53 圖 3 - 16 pFET 在閘極與汲極加上-2.7V 的 Stress 電壓 100 分鐘前後 ID-VD 關係圖 ................................................................................................................................ 53 8.
(11) 圖 3 - 17 pFET 在閘極與汲極加上-2.8V 的 Stress 電壓 100 分鐘前後 ID-VD 關係圖 ................................................................................................................................ 54 圖 3 - 18 pFET 在閘極與汲極在不同電壓 100 分鐘前後 ID-VD 衰退圖 ............... 54 圖 3 - 19 pFET 在閘極與汲極加上-2.5V 的 Stress 電壓 100 分鐘前後 IG-VG 關係圖 ................................................................................................................................ 55 圖 3 - 20 pFET 在閘極與汲極加上-2.6V 的 Stress 電壓 100 分鐘前後 IG-VG 關係圖 ................................................................................................................................ 55 圖 3 - 21 pFET 在閘極與汲極加上-2.7V 的 Stress 電壓 100 分鐘前後 IG-VG 關係圖 ................................................................................................................................ 56 圖 3 - 22 pFET 在閘極與汲極加上-2.8V 的 Stress 電壓 100 分鐘前後 IG-VG 關係圖 ................................................................................................................................ 56 圖 3 - 23 pFET 在閘極等於一半汲極與閘極等於汲極的 Stress 電壓 100 分鐘前後 ID-VG 關係圖 .......................................................................................................... 57 圖 3 - 24 pFET 在閘極等於一半汲極與閘極等於汲極的 Stress 電壓 100 分鐘前後 Gm 變化圖 ............................................................................................................. 57 圖 3 - 25 pFET 在閘極等於一半汲極與閘極等於汲極的 Stress 電壓 100 分鐘前後 ID-VD 關係圖 .......................................................................................................... 58 圖 3 - 26 pFET 在閘極等於一半汲極與閘極等於汲極的 Stress 電壓 100 分鐘前後 IG-VG 關係圖 .......................................................................................................... 58 圖 3 - 27 pFET 在不同 Stress 電壓下 100 分鐘前後臨界電壓變化圖 .................. 59 圖 3 - 28 pFET 在不同 Stress 電壓下 100 分鐘前後 n 值比較圖 .......................... 59 圖 3 - 29 pFET 在閘極加上-2.8V 的 Stress 電壓 1000 秒前後 ID-VG 關係圖 ....... 60 圖 3 - 30 pFET 在閘極加上-2.9V 的 Stress 電壓 1000 秒前後 ID-VG 關係圖 ....... 60 圖 3 - 31 pFET 在閘極加上-3.0 V 的 Stress 電壓 1000 秒前後 ID-VG 關係圖 ...... 61 圖 3 - 32 pFET 在不同的 Stress 電壓下 1000s 前後臨界電壓 Vth 對 Stress 時間變化 9.
(12) 圖 ............................................................................................................................ 61 圖 3 - 33 pFET 在不同的 Stress 電壓下 1000 秒前後臨界電壓 Vth 變化量對 Stress 時間變化圖 ............................................................................................................ 62 圖 3 - 34 pFET 在不同的 Stress 電壓下 1000 秒前後臨界斜率 SS 對 Stress 時間變 化圖 ........................................................................................................................ 62 圖 3 - 35 pFET 在閘極加上-2.8V 的 Stress 電壓 1000 秒前後 ID-VD 關係圖 ....... 63 圖 3 - 36 pFET 在閘極加上-2.9V 的 Stress 電壓 1000 秒前後 ID-VD 關係圖 ....... 63 圖 3 - 37 pFET 在閘極加上-3.0 V 的 Stress 電壓 1000 秒前後 ID-VD 關係圖 ...... 64 圖 3 - 38 pFET 在不同的 stress 電壓 1000 秒前後 ID-VD 衰退圖 ......................... 64 圖 3 - 39 pFET 在閘極加上-2.8V 的 Stress 電壓 1000 秒前後 IG-VG 關係圖 ....... 65 圖 3 - 40 pFET 在閘極加上-2.9V 的 Stress 電壓 1000 秒前後 IG-VG 關係圖 ....... 65 圖 3 - 41 pFET 在閘極加上-3.0V 的 Stress 電壓 1000 秒前後 IG-VG 關係圖 ....... 66 圖 3 - 42 pFET 在閘極加上-2.8V 的 Stress 電壓 1000 秒前後 Gm 變化圖 .......... 66 圖 3 - 43 pFET 在閘極加上-2.9V 的 Stress 電壓 1000 秒前後 Gm 變化圖 .......... 67 圖 3 - 44 pFET 在閘極加上-3.0V 的 Stress 電壓 1000 秒前後 Gm 變化圖 .......... 67 圖 3 - 45 pFET 在不同鰭寬度下加上-2.8V 的 Stress 電壓 1000 秒前後 ID-VG 關係 圖 ............................................................................................................................ 68 圖 3 - 46 pFET 在不同鰭寬度下加上-2.9V 的 Stress 電壓 1000 秒前後 ID-VG 關係 圖 ............................................................................................................................ 68 圖 3 - 47 pFET 在不同鰭寬度下加上-3V 的 Stress 電壓 1000 秒前後 ID-VG 關係圖 ................................................................................................................................ 69 圖 3 - 48 pFET 在不同鰭寬度下加上-2.8V 的 Stress 電壓 1000 秒前後臨界電壓 Vth 變化量對 Stress 時間變化圖 .................................................................................. 69 圖 3 - 49 pFET 在不同鰭寬度下加上-2.9V 的 Stress 電壓 1000 秒前後臨界電壓 Vth 變化量對 Stress 時間變化圖 .................................................................................. 70 10.
(13) 圖 3 - 50 pFET 在不同鰭寬度下加上-2.9V 的 Stress 電壓 1000 秒前後臨界電壓 Vth 變化量對 Stress 時間變化圖 .................................................................................. 70 圖 3 - 51 pFET 在不同鰭寬度、不同 Stress 電壓下臨界電壓 Vth 變化圖 ............ 71 圖 3 - 52 pFET 在不同鰭寬度下 1000 秒前後 n 值對 VG 關係圖 ......................... 71 圖 3 - 53 pFET 在不同鰭寬度下加上-2.8V 的 Stress 電壓 1000 秒前後 ID-VD 關係 圖 ............................................................................................................................ 72 圖 3 - 54 pFET 在不同鰭寬度下加上-2.9V 的 Stress 電壓 1000 秒前後 ID-VD 關係 圖 ............................................................................................................................ 72 圖 3 - 55 pFET 在不同鰭寬度下加上-3.0V 的 Stress 電壓 1000 秒前後 ID-VD 關係 圖 ............................................................................................................................ 73 圖 3 - 56 pFET 在不同鰭寬度、不同 Stress 電壓下汲極衰退關係圖 .................. 73 圖 3 - 57 pFET 在不同鰭寬度下加上-2.8V 的 Stress 電壓 1000 秒前後 IG-VG 關係 圖 ............................................................................................................................ 74 圖 3 - 58 pFET 在不同鰭寬度下加上-2.9V 的 Stress 電壓 1000 秒前後 IG-VG 關係 圖 ............................................................................................................................ 74 圖 3 - 59 pFET 在不同鰭寬度下加上-3.0V 的 Stress 電壓 1000 秒前後 IG-VG 關係 圖 ............................................................................................................................ 75 圖 3 - 60 pFET 在不同鰭寬度下加上-2.8V 的 Stress 電壓 1000 秒前後 Gm 變化圖 ................................................................................................................................ 75 圖 3 - 61 pFET 在不同鰭寬度下加上-2.9V 的 Stress 電壓 1000 秒前後 Gm 變化圖 ................................................................................................................................ 76 圖 3 - 62 pFET 在不同鰭寬度下加上-3.0V 的 Stress 電壓 1000 秒前後 Gm 變化圖 ................................................................................................................................ 76 圖 3 - 63. pFET 在不同鰭寬度、不同 Stress 電壓下 Gm 關係圖 ....................... 77. 11.
(14) 第一章 緒論 1.1 研究背景與動機 自從有了人類，文明就不斷的演進，科技也隨著日新月異，電子產業發展更 是不容小看，而半導體技術更是電子產業發展不可或缺的條件。談到半導體時代 的開端，這可就要追朔到 1974 年前，貝爾實驗室的兩位科學家約翰•巴丁 (John Bardeen：1908.05.23‐1991.01.30)和懷特•布萊登(Walter Brattain：1902.02.10‐ 1987.10.13)創造了由鍺(Ge)製造而成的固態電子元件(第一代半導體)，1948 年再 由威廉•蕭克利(William Shockley：1910.02.13‐1989.08.12)發表了電晶體理論， 也是世界上第一顆電晶體，也因此獲得 1956 年的諾貝爾物理獎。 伴隨著第一顆電晶體的問世，也代表著把人類文明正式帶入現代電子紀元， 半導體元件不斷的演進，各式固態半導體元件如二極體、電晶體等大量使用，取 代了早期真空管在電路中的功能與角色。到了 20 世紀中後期半導體製造技術進 步，相對於手工組裝電路使用個別的分立電子元件，積體電路(IC)可以把很大數 量的微電晶體整合到一個小晶片，開啟了整個積體電路產業，這些發明也大大影 響了人類生活方式。 在 1964 年，哥登‧摩爾(Gorden Moore：1929.01.03‐現今)提出，過去近 30 年來，元件縮小遵守莫爾定律(Moore′s law)，預測出晶片(Chip)電晶體的數目會 隨著時間以指數方式增加，但電晶體尺寸卻隨著時間以指數方式微縮(Scaling)， 且每兩年縮小為 30%之比率為原來設計，如此才能滿足市場上需求。[1]因此摩 爾定律便成了簡單評估半導體技術進展的經驗法則，台積電董事長張忠謀先生曾 表示，未來的十至十五年內摩爾定律依然適用，也因此摩爾定律被視為半導體工 業製成技術的藍圖。然而，半導體技術的進步的實際推動力並不是所謂的“莫爾 12.
(15) 定律”而是“超莫爾(利潤)定律(Law of More(Profit))”，當微縮尺寸時，晶片尺 寸會相對縮小，使得晶圓上可容納較多電晶體，且因晶圓尺寸的增加，每片晶圓 能產出更多晶片，而使得積體電路晶片廠獲得更高的利潤。[2] 目前市場上所生產的電子產品，大多仍然以矽(Si)為主流，矽有成本低、取 得容易等優點，由於固態理論的深入研究與材料科學的積極發展，藉由半導體製 造體積小、密度高、功能強與價格便宜的電子元件。對積體電路而言，矽金氧半 場效電晶體是最重要的主動元件，其主要原因在於金氧半電晶體尺寸不斷的縮小 來改變操作速度與降低元件消耗功率，電子元件的積集度與功能性也更加提升。 但是，元件的微縮並非不會遇到阻礙，當 IC 技術達到奈米尺度時，縮小元 件尺寸以提升互補式金氧半場效電晶體(CMOSFET)性能的方式卻遇到很大的瓶 頸，且晶片無論在製作材料或設計原理均將面臨新的變革。 英特爾(Intel)首先在 45 奈米中導入由金屬構成的閘極(Metal Gate)與高介電 係數閘極介電層(high-K gate dielectric)，寄望提升電晶體效能的同時，能有效地 降低滲透電流。但在更早之前，應變矽通道(Strained-Si)已經導入 90 奈米以增加 元件驅動電流。但是儘管高介電常數閘極已獲得發展，卻有許多能需解決的問題 存在，這些問題包括： (1) 較高的介面密度(Interface Trap Density)：大部分高介電常數材料採用過 渡金屬元素(Transition Metal)氧化物，高介電常數與矽的界面特性不佳， 易有較多界面陷阱密度。 (2) 電荷捕捉/散逸效應(Change Trapping/De-trapping)：當元件受到偏壓、溫 度甚至時間參數等影響，使得電荷被捕捉於高介電常數材料內及界面處， 導致元件在電性上產生磁滯現象(Hysteresis Phenomena)，高介電常數材 料本體發生電荷捕捉相較於界面還來得高。[3] (3) 較低的漂移率(Mobility)：高介電常數薄膜與矽界面相較於二氧化矽與 矽界面有更高的衰退，其原因包括界面不平整(Surface Roughness)、嚴 13.
(16) 重的庫倫散射(Coulomb Scattering)、聲子散射(Phonon Scattering)以及 Soft optial phonons。[4] (4) 介電層可靠性問題：當介電層厚度小於 3.5nm 時，對於 p 型金氧化場效 電晶體而言，元件退化以及生命期限，將受到負偏壓不穩定性 (N e g a t i v e B i a s T e m p e r a t u r e I n s t a b i l i t y, N B T I )的影響。[5] 近年來研究人員也尋求雙閘極金氧半場效電晶體具鰭式場效電晶體(FinFET) 與二氧化矽結構(double gate SOI MOSFET)等兩種新型結構如圖(補)所示，其相較 於傳統平面電晶體具有下列優點： (1) 降低短通道效應(Short Channel Effect) (2) 減低熱離子效應(Reduce Hot Carrier Effect) (3) 改善次臨界區汲極電流對閘級電壓斜率變化(Subthreshold Swing) (4) 高轉導(High Transconductance) (5) 低功率消耗(Low Power Consumption) 因上述優點，故取代基體傳導之金氧半場效電晶體(Bulk MOSFET)成為低功 率(Low Power)，高密度(High Density)於積體電路中。其中，鰭式場效電晶體 (FinFET)被視為最具發展性跟未來性的新型結構。. 14.
(17) 1.2 有關 FinFET 結構技術之研究 FinFET(Fin Field-Effect Transistor)稱為鰭式場效電晶體，FinFET 是一種新型 的多重閘極 3D 結構電晶體，電晶體除了的上閘極(Top Gate)環繞包裹著電晶體 的高架通道外，側面還多了兩個與水平垂直的側面閘極(Sidewall Gate)，因此能 給導電通道的電動勢(Electrostatic Potential)較佳的控制能力與提高電晶體的等效 寬度，因此能減少短通道效應(SCE) 、獲得較高的汲極驅動電流(IDS)、降低臨界 電壓(Vth)，更藉由超薄矽體厚度(Ultra-Thin Body, UTB)減少汲極漏電流外，提供 更佳功耗和效能優勢，遠勝過傳統平面型電晶體。形狀與魚鰭相似，因而命名。 FinFET 在結構上，有三種尺寸參數，為鰭長度(通道長度)、鰭寬度以及鰭高 度。源自傳統場效電晶體(FET)，傳統電晶體結構中，控制電流通過的閘門，只 能在閘門的一側控制電路的接通與斷開，屬於平面架構。在 FinFET 的架構中， 閘門成類似魚鰭的 3D 架構，可於電路的兩側控制電路的接通與斷開，與平面電 晶體相比，FinFET 能夠更妥善地控制電流，並同時降低漏電和動態功耗。 最早之前，由英特爾(Intel)開始在 22nm 使用上述 FinFET 技術(稱為 Tri-Gate) 同時，許多晶圓廠都期待能在 16nm 或 14nm 採用此技術，但測試晶片直到 2012 年才首度出現。 FinFET 是一種新型的互補式金氧半導體(CMOS)電晶體，閘長已可小於 25nm，未來可進一步縮小至 10nm，約是人類頭髮寬度的 1 萬分之 1。與 28nm 製程相比，16nm 跟 14nm 的 FinFET 製程可以提高 40-50%效能，或減少 50%功 耗。 本論文在探討由國內聯華電子(United Microelectronics Corporation, UMC)所 提供的 28 吋 FinFET 晶圓，去實際進行樣品量測，主要以 P-Chinnal FinFET 為 主，並探討元件尺寸對其電性的影響及可靠度分析。. 15.
(18) 1.3 論文架構 為了瞭解這種新型的 3D 結構電晶體 FinFET，我們首先從元件基本特性去作 探討，再給予外在條件影響，深入的研究對此元件之影響，對於不同條件之實驗 結果與分析，可分為下列幾個章節： 第二章：了解量測此元件所需儀器以及影響 FET 元件之重要理論，探討不同尺 寸之 pFET 基本特性比較。 第三章：探討 pFET 可靠度分析，分成兩種實驗來討論： (1) 熱載子效應(Hot Carrier Injection，HCI) (2) 負偏壓不穩定效應(Negative Bias Temperature Instability) (3) 接著以上述兩種方式，量測不同尺寸元件，比較基本特性並探討其 退化之情形。[6] 第四章：對上述幾個章節所觀察到現象作總結，藉此了解新型結構 FinFET，並 提出元件之未來展望。. 16.
(19) 第二章 元件基本量測與結果分析 2.1 實驗方法及步驟 在研究元件可靠性的過程中，實驗室量測環境如圖 2-1 所示，所測量的晶片 為聯華電子所提供的 28 吋 double gate FinFET，經由鑽石刀切割成四分之一片。 並經由半導體參數分析儀量測如圖 2-2 所示，本節講述說實驗室儀器的使用，並 如何處理量測所獲得之數據。. 2.1.1 實驗儀器之簡介 本實驗中所使用到的儀器將如下一一介紹，首先八吋探針座(DC Probe Station)如圖 2-3 所示，此裝置連接著幫浦，當晶片置於探針座載台上，利用幫浦 將晶片牢牢吸住，以防在下針量測過程中，晶片移動造成量測上的誤差，再利用 粗調以及微調方式，找到量測的位置並將四枚探針下在四個腳位，而探針各代表 電晶體的四個電極：閘極(Gate)、源極(Source)、基極(Base)、汲極(Drain)，再利 用機台開關轉換裝置 E5250A(Low-Leakage Switch Mainframe)如圖 2-4 選取所要 量測之儀器。 本 論 文 主 要 是 用 半 導 體 參 數 分 析 儀 HP4156B(Semiconductor Parameter Analyzer)量測電晶體之基本電性 IG-VD、ID-VD、IG-VG(Leakage)，探討 I-V 曲線 數據並了解所造成現象之原因。. 17.
(20) 2.1.2 量測數據之處理 本 實 驗 室 機 台 利 用 安 捷 倫 公 司 (Agilent) 所 提 供 的 軟 體 ICS(Interactive Characterization Software)如圖 2-5 所示，當半導體參數分析儀利用 E5250A 連接 到電腦之後，利用電腦操作給予是當條件，所產生之量測實驗數據便匯進電腦， 並將數據使用軟體(Origin.6 或 Origin.8)如圖 2-6 所示，整理成 I-V 圖形之關係圖。. 2.2 FinFET 元件先進製程 FinFET 技術的導入可說是電子產業的一大突破，不同於一般平面電晶體， FinFET 如圖 2-7 所示，為 3D 電晶體且具有新型的多重閘極通道，超越了平面電 晶體 20nm 所擁有的基本效能與功率消耗特性，遠遠勝過傳統 CMOS 元件， FinFET 元件閘極環繞通道，可提供較低的臨界電壓，減少漏電流，具有更佳的 電子特性。 本實驗所使用之 Wafer 是由聯華電子所提供之 FinFET，不同於上述元件， 主要結構是 Double-Gate 型而非 Tri-Gate 型，採用 High-K/Metal Gate 製程。隨著 半導體產業的不斷發展，元件尺寸不斷微縮來提供元件效能，但元件微縮並不是 沒有極限，當微縮到奈米等級時，也影響了材料特性。為了提升被動元件的效能， 減少被動元件的數量，漸漸被埋入式被動元件(Embedded Passives)所取代，故高 介電(High-K)薄膜便在半導體產業中扮演重要的角色。不同於傳統的二氧化矽， 高介電薄膜具有更高的介電系數，在氧化層厚度相同的情況下，具較大的物理厚 度，可提供足夠驅動電流並改善閘極漏電流。 吾人在本篇論文實驗主要探討 P-Channel FinFET， L 為通道長度，W 為鰭 的寬度，H 則是鰭的高度。. 18.
(21) 2.3. 元件基本電性設計. 基本電性量測已在 2.1 節介紹完畢，基本電性主要分為 ID-VG、ID-VD、IG-VG 三種特型曲線，實驗設計主要以不同通道長度、寬度、偏壓去對 FinFET 元件做 比較，再以一般傳統 CMOS 理論深入探討，進而觀察其中不同處。其基本特性 量測流程圖如表 2-2 所示。. 2.3.1 ID-VG 特性曲線 ID-VG 量測是用 Agilent HP-4156B 半導體參數分析儀(Precision Semiconductor Parameter Analyzer)來進行量測。以 p 型為例，其量測設定首先將元件的基極端 (Body)跟源極端(Source)同時接地(VB=VS=0)及設定為 Common，閘極端(Gate)設 定為 Sweep(從 0.5V 到-1.5V)給定一範圍電壓，汲極端(Drain)給定常數值-0.5V 跟 -1V，即代表分別求出線性區(VD=-0.5V)及飽和區(VD=-1V)，X 軸以閘極電壓為 變數萃取出相對應 Y 軸之電流值，取對數後所構成之圖形，而透過 ID-VG 之間的 關 係 ， 進 一 步 可 求 出 臨 界 電 壓 (Threshold Voltage ， Vth) 與 轉 移 電 導 (Transconductance，Gm)。 轉移電導 Gm 乃是 FET 作為放大器重要的參數，其代表輸出電流(IDS)變化 與輸入電壓控制(VGS)的比值，當 Gm 值越大，即代表微小電壓變化就能導致很 大的輸出電流變化，其公式為：. Gm =. 𝜕𝜕𝐼𝐼𝐷𝐷𝐷𝐷 𝜕𝜕𝑉𝑉𝐺𝐺𝐺𝐺. 19. (1).
(22) 2.3.2 ID-VD 特性曲線 ID-VD 量 測 亦 是 用 Agilent HP-4156B 半 導 體 參 數 分 析 儀 (Precision Semiconductor Parameter Analyzer) 來進行量測，以 p 型為例，其量測設定首先將 元件的基極端(Body)跟源極端(Source)同時接地(VB=VS=0)及設定為 Common，閘 極端(Gate)設定為常數(VG=Vth-1)，汲極端(Drain)設定為 Sweep(從 0V 到-1V)給定 一範圍電壓，X 軸以汲極電壓(VD)為變數萃取出相對應 Y 軸之汲極電流值(ID)所 構成之圖形。 本節中，產生汲極的電流主要有三種工作模式： (一). VGS≤Vth，閘極源極之間無通道產生，且汲極電壓高於源極，此時閘極汲. 極間更無通道，故汲-源間不導電，稱為截止區(Cut-Off Region)。 (二). VGS≥Vth，是當閘極電壓超過臨界電壓(VGS>Vth)，會產生電子反轉層，當. 外加汲極電壓後，反轉層內汲極端與源極端之間電荷流動，閘極間產生通 道，形成汲極電流(ID)，可分為兩種情形。 (1) VGD≥Vth，閘極汲極間產生通道，稱為歐姆區(Ohmic Region；Triode Region)，電流方程式遵守. 2 ] 𝐼𝐼𝐷𝐷𝐷𝐷 = K × [2(𝑉𝑉𝐺𝐺𝐺𝐺 − 𝑉𝑉𝑡𝑡 ) × 𝑉𝑉𝐷𝐷𝐷𝐷 − 𝑉𝑉𝐷𝐷𝐷𝐷 1. 𝑊𝑊. 1. 其中K = × 𝜇𝜇𝑛𝑛 × 𝐶𝐶𝑂𝑂𝑂𝑂 × � � = 𝑘𝑘 ́ × 2. 𝐿𝐿 𝑁𝑁. 2. (2). 𝑊𝑊 𝐿𝐿. 𝜇𝜇𝑛𝑛 ：電子遷移率；𝐶𝐶𝑂𝑂𝑂𝑂 ：單位面積電容；W：通道寬；L：通道長. (2) VGD ≤Vth，閘極汲極間無通道產生，稱為飽和區、夾止區(Saturation Region；Pinch-Off Region)，電流方程式遵守. 𝐼𝐼𝐷𝐷𝐷𝐷 = 𝐾𝐾 × (𝑉𝑉𝐺𝐺𝐺𝐺 − 𝑉𝑉𝑡𝑡 )2 20. (3).
(23) 其中𝑉𝑉𝐺𝐺𝐺𝐺 − 𝑉𝑉𝑡𝑡 又稱為𝑉𝑉𝑂𝑂𝑂𝑂 (Overdrive Voltage). 2.3.3 IG-VG 特性曲線 IG-VG 量 測 亦 是 用 Agilent HP-4156B 半 導 體 參 數 分 析 儀 (Precision Semiconductor Parameter Analyzer) 來進行量測，以 p 型為例，其量測設定首先將 元件的基極端(Body)、源極端(Source)、汲極端(Drain)同時接地(VB=VS=VD=0)並 設定為 Common，閘極端(Gate)設定為 Sweep(從 1.5V 到-1.5V)給定一範圍電壓， 使元件通道進入由累積狀態進入反轉狀態，X 軸以閘極電壓為變數萃取出相對應 Y 軸之閘極電流值，取對數後所構成之圖形，進而得到 IG-VG 之間的關係。 IG-VG 又稱漏電流(Gate Leakage Current)，漏電流即表正常操作時，流經接地 導體的電流，但對於沒接地的產品此漏電流則代表當人體碰觸此產品時，所流經 人體之接觸電流 (Touch Current)，故漏電流成為元件微縮最佳化重要難題。. 2.4 I-V 特性量測結果與分析 2.4.1 臨界電壓(Vth) 臨界電壓(Threshold Voltage，Vth)是 IC 製造一個重要的參數，而對於元件的 微縮，低功率、低電壓的設計更顯為重要。臨界電壓的原理相當複雜，除了與氧 化層的特性有關外，金屬層的特性也有關係，目前在萃取臨界電壓方面有相當多 種方法，而本篇論文所採用的方法為定電流方式，即固定一個電流值相對的電壓 即為臨界電壓。而定電流方法須考慮到元件尺寸效應問題，我們將量測到之電流 值除以元件的寬度與長度，進而達到規一化，而處理過的電流又叫規一化電流， 進而消除元件尺寸效應問題，而這也是目前最廣泛看到取臨界電壓的方法之一。 21.
(24) 2.4.2 次臨界擺幅(SS) 當電晶體作為開關時，次臨界擺幅(Subthreshold Swing，SS)是一個很重要的 指標，定義為電流上升十倍所對應之閘極電壓增加值，其公式為：. ∆𝑙𝑙𝑙𝑙𝑙𝑙𝑉𝑉𝐷𝐷𝐷𝐷 −1 SS = � � ∆𝑉𝑉𝐺𝐺𝐺𝐺. (4). 其中 VGS 為閘極電壓；IDS 為汲極電流. 本篇論文所採用的方法為利用量測出 ID-VG 圖，萃取出電流上升 10 倍所對 應之電壓差值，利用上述公式得知。由公式可知道 ID-VG 圖斜率的倒數即代表次 臨界斜率(SS)，且斜率越大，次臨界斜率則越小，代表只需要用較少的閘極電壓 便可驅動電流，次臨界斜率越小代表電晶體切換能力與特性越好，而次臨界斜率 也可探討漏電流大小。. 2.4.3 飽和電流 本論文的電性量測結果，採用閘極電壓(Vth-1V)所量測出汲極飽和電流(Drain Saturation Current，ID sat)來作討論。由圖2-12可觀察到，隨著元件通道長度增加， 驅動電流有下降的趨勢。當其長度越長時，汲極的電壓造成通道內汲極-源極電 場效應越小，使得驅動電流減少，此特性符合傳統場效電晶體飽和區電流公式(5) 所示。. ID(sat) =. µCox W (VGS − Vth )2 2 L 22. (5).
(25) 在固定(鰭)寬度下，當鰭寬度越大時，驅動電流越大。鰭寬度增加時，其通 道的體積亦會增加，內部通道能提供傳輸的載子也隨之增加，使元件的驅動電流 也會越高。. 2.5 不同尺寸之基本電性 2.5.1 不同通道長度與(鰭)寬度實驗設計 (一) 不同通道長度元件 本實驗中，觀察 pFET 在不同長度之基本電性比較。元件尺寸，固定鰭寬度 10nm，鰭高度 30nm，長度依序為 0.05µm、0.1µm、0.2µm、1µm比較其 ID-VG、 ID-VD、IG-VG、Vth、Gm。. (二) 不同(鰭)寬度元件 本實驗中，觀察 pFET 在不同寬度之基本電性比較。元件尺寸，固定通道長 度 90nm，鰭高度 30nm，鰭寬度依序為 10nm、25nm比較其 ID-VG、ID-VD、IG-VG、 Vth、Gm。. 2.5.2 不同通道長度與(鰭)寬度結果分析 (一) 不同通道長度元件 由圖 2-8 分別為 pFET 在不同鰭長度、寬度下臨界電壓圖。由觀察可得知， 在固定的鰭寬度下，通道長度越小，臨界電壓越小(正)、次臨界斜率越大、轉導 越大，代表有較佳的閘極控制力，如圖 2-9 及 2-10 及 2-11 所示。隨著通道長度 23.
(26) 越長，而有較大的漏電流，如圖 2-13 所示。. (二) 不同(鰭)寬度元件 由圖 2-8 分別為 pFET 在不同鰭寬度下臨界電壓圖。由觀察可得知，在固定 的閘極長度下，施加相同汲極電壓，鰭寬度越寬的鰭式場效電晶體元件臨界電壓 越大(負)、次臨界斜率越大、轉導越大，如圖 2-14 及 2-15 所示。 鰭狀矽通道載子的分佈方面，通道載子受到邊角效應(Corner of Fin)的影響， 在角落的地方有較高的電場，會使載子傾向於聚集在角落的地方，而不是以均勻 分佈的方式分佈在鰭通道的內部。當鰭寬度持續減小時，基體內之電場增加及量 子效應的影響下，通道在寬度方向所導致的量子效應會越來越明顯，分佈在角落 的載子向中間靠近，固有較小的驅動電流，如圖 2-16 所示。[7]. 24.
(27) 第三章 元件可靠度量測與分析 科技發展越來越迅速，隨著半導體製程技術不斷演進，人們對於產品的需求 也越來越高，為了滿足消費者的需求，除了要求元件尺寸面積不斷微縮、運作速 度不斷加快，且元件密度的持續上升、材料不斷的開發更新、電路越來越複雜， 在這樣多重條件的趨勢之下，探討半導體元件的可靠性議題更顯得不容忽視。 可靠性議題是提升半導體工業發展的主要任務，而常見的可靠度研究亦可分 為下列五種： (1) 正 / 負 正 偏 壓 溫 度 不 穩 定 性 (Positive/Negative Bias Temperature Instability, PBTI/NBTI)。 (2) 熱載子效應(Hot Carrier Injection / Effect，HCI/HCE)。 (3) 時依性介電層崩潰(Time Dependent Dielectric Breakdown，TDDB)。 (4) 崩潰電荷(Breakdown Charge，QBD)。 (5) 電致遷移(Electro migration，EM)。 本章節主要以 NBTI 與 HCI 對不同尺寸之新型 FinFET 元件做可靠度偏壓測 試。就一般傳統 CMOS 元件而言，以量子效應對元件之影響較為嚴重。故為了 瞭解 FinFET 的可靠度，我們首先將以熱載子效應來分析此元件，接著在以負偏 壓不穩定性對元件做電性壓迫測試，並針對不同尺寸進行深入的探討與分析。. 3.1 熱載子效應(Hot Carrier Injection) 隨著半導體技術的成熟，而 MOSFET 作為 IC 的開關元件，其導電、斷電控 制的穩定與否，自然非常重要。熱載子效應(Hot Carrier Injection，HCI)是一種能 使載子脫軌的機制，當電載子若受到外力影響，脫離了原本的路徑，而進入閘極 氧化層內，造成元件漏電流變大，當載子會跑進氧化層中，產生氧化層內的缺陷 25.
(28) (Oxide traps)或是形成介面層的缺陷(interface defect)，造成元件衰退，使 MOSFET 作為開關的特性變差。 元件不斷地被微縮，通道長度縮減、閘極氧化層的減少，若施加的電壓大小 不變，通道內的橫向電場將增加(電場=電壓/長度)，這將使得通道內電子因電場 加速而獲得更大的能量，通道的汲極端相接附近，電子能量將會很高。當橫向電 場夠大時，電子或電洞由源極端(VS)跑到汲極端(VD)時，受到橫向電場作用獲得 足夠能量，這些具有高能量的載子統稱為熱載子，而當載子能量達 1.3eV 時，在 汲極附近會產生碰撞游離(Impact ionization)，在汲極端附近撞擊出電子電洞對， 且撞擊出的電子電洞對分別流向源極及汲極，由於閘極提供電壓，使得電晶體之 垂直電場造成能帶彎曲，部分電子電洞注入閘極氧化層使得氧化層劣化。當載子 能量達 3.7eV 時，在閘極氧化層跟基板之間會產生界面缺陷狀態，當載子流經介 面，載子會被缺陷所捕捉，使得元件效能降低並產生嚴重的退化。 熱載子效應主要用來討論 n 型電晶體，其因為 n 型相對 p 型來得嚴重，其因 為 n 型電晶體驅動電子需 1.3eV，但 p 型電晶體驅動電洞卻要 4.7eV，故 n 型發 生熱載子的機率也較大。. 3.1.1 HCI 實驗設計 (一) 不同電壓之 HCI 圖 3-1 是本實驗熱載子效應量測流程圖，我們主要探討在元件在同樣鰭長度、 寬度、高度，不同 HCI 電壓之下元件退化之情形，且從文獻中可知，短通道元 件發生熱載子退化最嚴重情況在閘極電壓(VG)等於汲極電壓(VD)。 元件尺寸，固定鰭長度 90nm，鰭寬度 10nm，鰭高度 30nm，電壓方面將元 件的基極端(Body)跟源極端(Source)同時接地(VB=VS=0)，而閘極端(Gate)跟汲極 端(Drain)給定相同的負偏壓(VG=VD)，閘極電壓依序從-2.5V、-2.6V、-2.7V、-2.8V， 26.
(29) 量測時間分別以 0 分鐘至 100 分鐘分段依序進行電壓壓迫測試，在以量測出 ID-VG 圖形觀察臨界電壓 Vth 及轉導 Gm，在不同電壓下之退化型情形。. (二) 相同汲極電壓不同閘極電壓之 HCI 圖 3-1 是本實驗熱載子效應量測流程圖，我們主要探討在元件在同樣鰭長度、 寬度、高度，不同 HCI 電壓之下元件退化之情形，且從文獻中[楊老師]可知，短 通道元件發生熱載子退化最嚴重情況在閘極電壓(VG)等於汲極電壓(VD)且有最 大的 n 值。 元件尺寸，固定鰭長度 40nm，鰭寬度 10nm，鰭高度 30nm，電壓方面將元 件的基極端(Body)跟源極端(Source)同時接地(VB=VS=0)，而汲極端(Drain)給定相 同的負偏壓(VD=-2.5V)，閘極電壓依序從 0.1VD、0.3VD、0.5VD、0.6VD、0.7VD、 0.9VD、VD，量測時間分別以 0 分鐘至 100 分鐘分段依序進行電壓壓迫測試，在 以量測出 ID-VG 圖形觀察臨界電壓 Vth 及轉導 Gm，在不同電壓下之退化型情形。. 3.1.2 HCI 實驗結果 (一) 不同電壓之 HCI 圖 3-3 到 3-6 是四種不同壓迫電壓的 Wafer，我們同時在閘極跟汲極同時加 上-2.5V、-2.6V、-2.7V、-2.8V，當元件經過 100 分鐘 stress 之後汲極電流對閘極 電壓的關係圖。經過 100 分鐘的壓迫電壓後，可以觀察到此圖形均有向右移動的 趨勢，這時因為負電荷注入氧化層，使得臨界電壓(Vth)上升，且當電壓越大，注 入氧化層的電洞越多，影響較小電壓大得多，如圖 3-7 所示。我們也觀察到，當 電壓越大，次臨界斜率隨著越大，因此可知道 pFET 的介面陷阱電荷因為壓迫電 壓的增加而增加，如圖 3-9 所示，在此環境下，轉導(Gm)因電壓變大而退化得越 嚴重，如圖 3-10 到 3-13 所示。 27.
(30) 圖 3-14 到 3-17 是四種不同壓迫電壓的 Wafer，當元件經過 100 分鐘的 stress 前後汲極電流對汲極電壓的關係圖。經過 100 分鐘的壓迫電壓後，飽和區的汲極 電流下降，由於壓迫後界面狀態增加，載子遷移率下降引起串聯電阻增加，使得 線性區汲極電流也出現變化。[11]可以觀察到電壓為-2.5V 及-2.6V 時，汲極電流 率退的速度一致，但當電壓為-2.7V 時汲極電流總衰退 10.37%，且在第 1 分鐘就 有較大的衰退量，當電壓達-2.8V 時，汲極電流總衰退已到達 15.2%，但在第 1 分鐘及第 100 分鐘有較大衰退量；隨著壓迫電壓變大，前 10 分鐘率退較為劇烈， 但隨著壓迫時間增加，電流率退速度趨近於平緩，如圖 3-18 所示。 圖 3-19 到 3-22 是四種不同壓迫電壓的 Wafer，當元件經過 100 分鐘的 stress 前後閘極電流(IG)對閘極電壓(VG)的關係圖，當電壓為-2.5V、-2.6V、-2.7V 時， 漏電流隨著壓迫電壓增加而緩緩增高，而當電壓達-2.8V，在第 1 分鐘有較大漏 電流，且當時間到達 100 分鐘，漏電流明顯嚴重許多。. (二) 相同汲極電壓不同閘極電壓之 HCI 本實驗中，從圖 3-23 可得知當元件經過 100 分鐘 stress 之後汲極電流對閘極 電壓的關係圖。在汲極電壓夠大時，通道中的載子會獲得足夠的能量，並在汲極 端產生衝擊游離(Impact. Ionization)。當閘極電壓為汲極電壓的一半時，因閘極. 端電壓較小，因此受到閘極電場吸引而注入氧化層之正電荷量也較少；而隨著閘 極端電壓增加，電洞受到閘極電場吸引，大量的注入閘極氧化層，造成嚴重介面 (Interface)受損。由圖 3-24 可觀察到，當 VG=VD 時轉導退化的越嚴重，氧化層注 入大量正電荷我造成次臨界斜率也隨著越大，而汲極電流退化越明顯，如圖 3-25 所示，漏電流也因氧化層氧化層注入大量正電荷而產生較大漏電流如圖 3-26 所 示。 我們通常會用冪級數的方式來表示臨界電壓對時間之變化，其表示式如下：. 28.
(31) ∆𝑉𝑉𝑡𝑡ℎ = 𝐴𝐴𝑡𝑡 𝑛𝑛. (6). 其中 n 值稱為 time power law exponent。從之前的研究可知[12]，不同的 n 表示臨界電壓變化是由不同機制所造成。當 n 值大於 0.5 時，其臨界電壓變化主 要是由界面缺陷所造成；而當 n 值约為 0.2-0.3 時，其臨界電壓變化則是由氧化 層介面缺陷電荷所主導。 在傳統平面 MOS 元件中，當閘極電壓等於汲極電壓一半時(VG = 0.5VD)存在 最大的 n 值[13]，代表此時有最嚴重的介面缺陷。而在此研究中，如圖 3-27 所示， 我們發現 p-type FinFET 在 VG=0.6VD 時出現最大的 n 值。我們也可以發現，其最 大的 n 值約為 1.1，而傳統 n 型電晶體之最大 n 值約為 0.5，遠小於此研究所得到 之數值。我們推測是因為 P 型電晶體是由驅動電洞來產生電流，而電洞與價帶之 offset voltage 為 4.7eV，大於電子與導帶之間之 offset voltage (3.1eV)。換句話說， 產生熱電洞所需之能量遠大於產生熱電子所需能量。也因此，具有較大能量之熱 電洞對介面有較大之破壞力，故產生較大之 n 值。而隨著 VG 增加，在 VG=VD 時，n 值又降到了 0.26，如圖 3-28 所示，代表此時臨界電壓遷移主要是由閘極介 電層缺陷電荷所造成。. 29.
(32) 3.2 負 偏 壓 溫 度 不 穩 定 效 應 (Negative Bias Temperature Instability) 熱載子效應(HCE)為金氧半場效電晶體可靠度分析最受重視的項目之一，但 隨著元件尺寸不斷微縮，閘極氧化層厚度不斷變薄，熱載子效應對元件的劣化機 制不在嚴重，取而代之正/負偏壓不穩定效應(Positive/Negative Bias Temperature Instability,PBTI/NBTI)就變得格外重要，成為探討可靠度分析的熱門項目。 偏壓不穩定效應(BTI)即元件在固定的逼迫電壓下，其臨界電壓(Vth)隨著時 間的增加而產生漂移的現象。而當元件受到 BTI 的退化現象主要原因是介電層 本體缺陷所造成[14]，介面缺陷數量隨時間改變及利用元件反轉區電容以及隨退 化時間的臨界電壓改變量可得到關係式：. ∆𝑁𝑁𝑡𝑡𝑡𝑡𝑡𝑡𝑡𝑡𝑡𝑡 =. 𝐶𝐶∆𝑉𝑉𝑡𝑡ℎ 𝑞𝑞𝐴𝐴𝐺𝐺. (6). 其中，∆𝑁𝑁𝑡𝑡𝑡𝑡𝑡𝑡𝑡𝑡𝑡𝑡 ：總缺陷電荷改變量；C：閘極電容； ∆𝑉𝑉𝑡𝑡ℎ ：臨界電壓改變量；𝐴𝐴𝐺𝐺 ：閘極面積. 本篇論文主要以討論 P-Channel FinFET 為主，則 P 型的電晶體需要在閘極 端(VG)施加負偏壓，源極與汲極及基底端皆接地，隨著時間增加影響了界面陷阱 和固定氧化層電荷(Fixed Oxide Charge)的變化，造成元件電性改變。圖(補)是本 實驗負偏壓不穩定效應量測流程圖，我們探討在元件在同樣鰭長度、寬度、高度， 不同 NBTI 電壓之下元件退化之情形。. 30.
(33) 3.2.1 NBTI 實驗設計 (一)不同電壓之 NBTI 圖 3-2 是本實驗負偏溫度效應量測流程圖，我們主要探討在元件在同樣鰭長 度、寬度、高度，不同 NBTI 電壓之下元件退化之情形元件尺寸方面，固定鰭長 度 90nm，鰭寬度 10nm，鰭高度 30nm，電壓方面將元件的基極端(Body)、源極 端(Source)、汲極端(Drain)同時接地(VB=VS=VD=0)，而閘極端(Gate)給定負偏壓 (VG=-2.8V)，且閘極電壓依序增大從-2.8V、-2.9V、-3.0V，量測時間分別以 0 秒 至 1000 秒進行電壓壓迫測試，在以量測出 ID-VG 圖形觀察臨界電壓 Vth 及轉導 Gm，在不同電壓下之退化型情形。. (二)不同寬度之 NBTI 元件尺寸方面，固定鰭長度 90nm，鰭寬度 25nm，鰭高度 30nm，電壓方面 將元件的基極端(Body)、源極端(Source)、汲極端(Drain)同時接地(VB=VS=VD=0)， 而閘極端(Gate)給定負偏壓(VG=0)，閘極 Stress 電壓皆為-2.8V，量測時間分別以 0 秒至 1000 秒分段依序進行電壓壓迫測試，在以量測出數據跟鰭長度 90nm，鰭 寬度 10nm，鰭高度 30nm，NBTI 電壓-2.8V 作比較，由 ID-VG 圖形觀察臨界電壓 Vth 及轉導 Gm，在不同寬度下之退化型情形。. 3.2.2 NBTI 實驗結果 (一)不同電壓之 NBTI 圖 3-29 到 3-31 是三種不同壓迫電壓的 Wafer，我們同時在閘極同時加上負 偏壓為-2.8V、-2.9V、-3.0V，當元件經過 1000 秒 stress 之後汲極電流對閘極電 壓的關係圖。經過 1000 秒的壓迫電壓後，可以觀察到此圖形均有向右移動的趨 31.
(34) 勢，且不同電壓下，n 值相近，如圖 3-33 所示，代表並不會因為電壓變大，造成 不同機制出現，且由於負電荷注入氧化層，使得臨界電壓(Vth)上升，且當電壓越 大，注入氧化層的電洞越多，如圖 3-32 所示。我們也觀察到，當電壓越大，次 臨界斜率隨著越大，因此可知道 pFET 的介面陷阱電荷因為壓迫電壓的增加而增 加，如圖 3-34 所示，在此環境下，轉導(Gm)因電壓變大而退化得越嚴重，如圖 3-42 到 3-44 所示。 圖 3-35 到 3-37 是三種不同壓迫電壓的 Wafer，當元件經過 1000 秒的 stress 之後汲極電流對汲極電壓的關係圖。經過 1000 秒的壓迫電壓後，因臨界電壓上 升而造成飽和區的汲極電流下降，且隨著閘極電壓越大，電流下降越多，如圖 3-38 所示。 圖 3-39 到 3-41 是三種不同壓迫電壓的 Wafer，當元件經過 1000 秒的 stress 前後閘極電流(IG)對閘極電壓(VG)的關係圖，漏電流隨著壓迫電壓增加而緩緩增 高，且在 NBTI 下，漏電流較不明顯。. (二)不同寬度之 NBTI 圖 3-45 到 3-47 是 pFinFET 之鰭寬度 10nm 跟 25nm 在三種不同壓迫電壓下， 當元件經過 1000 秒 stress 之後汲極電流對閘極電壓的關係圖。我們可以觀察到 這兩種尺寸的元件再閘極為-2.8V 時 ID-VG 皆出現右移情形，其中已以鰭寬度 25nm 右移情形較嚴重，可得知臨界電壓的變化是由 oxide trap 所造成，且使得閘 極電場上升，隨著閘極電壓增大，閘極氧化層缺陷電荷增加，導致臨界電壓 Vth 上升，以鰭寬度 25nm 影響較大。當閘極為-2.9V、-3V 時，皆出現相同的趨勢且 隨著電壓增大，oxide trap 所造成的影響越大，臨界電壓下降易成正比，如圖 3-51 所示。 圖 3-48 到 3-50 是 pFinFET 之鰭寬度 10nm 跟 25nm 在三種不同壓迫電壓下， 臨界電壓變化量對應時間，利用幂公式(Power Law)來推出 n 值常數，所取出的 32.
(35) 斜率 n 值，隨著壓迫電壓的升高，鰭寬度為 25nm 元件較 10nm 影響來得多，得 知元件在鰭寬度小時，interface 較差，如圖 3-52 所示。我們知道 interface 影響載 子遷移率𝜇𝜇𝑃𝑃 ，而載子遷移率𝜇𝜇𝑃𝑃 越大，鰭寬度 10nm 較 25nm 轉移電導 Gm 大，如 圖 3-60 到 3-63 所示。. 圖 3-53 到 3-55 是對 pFinFET 之鰭寬度 10nm 跟 25nm 在三種不同壓迫電壓 下，當元件經過 1000 秒 stress 之後汲極電流對汲極電壓的關係圖。鰭寬度 10nm 時，汲極電流退化程度較嚴重，隨著壓迫電壓的上升，也都表現出相同的趨勢。 圖 3-57 到 3-59 是對 pFinFET 之鰭寬度 10nm 跟 25nm 在三種不同壓迫電壓 下，當元件經過 1000 秒 stress 之後閘極電流對閘極電壓的關係圖。我們觀察到 鰭寬度 10nm 較 25nm 漏電流大，且隨著壓迫電壓升高，鰭寬度小元件有較大漏 電流。 最後，我們討論上述可靠度部分，當 p 型鰭化式場效電晶體受到電性壓迫後， 鰭寬度窄的元件，其汲極電流、轉移電導的退化百分比較鰭寬度較寬元件的嚴重， 表示介面退化較為嚴重；而鰭寬度較寬元件，臨界電壓退化較嚴重，而其臨界電 壓變化主要是由閘極氧化層缺陷所造成。. 33.
(36) 第四章 結論與未來展望 4.1 結論 本論文使用所使用元件為新型 3D 場效電晶體結構-鰭式場效電晶體(FinFET)， 經由電性量測探討與其傳統金氧半場效電晶體(CMOSFET)之差異性。我們從實 驗中觀察到隨著元件尺寸的微縮，臨界電壓越大，造成驅動電流上升，閘極控制 力較差，次臨界擺福也隨著通道長度變短而變大。在固定鰭寬度下，當閘極通道 越來越短時，汲極跟源極空乏區重疊比例增加，空乏區會導致通道內部導通元件 的電荷大量減少，臨界電壓會隨著通道長度縮短而下降。 鰭式場效電晶體的可靠度分析，在不同閘極電壓的熱載子效應下，我們發現 在壓迫電壓下，隨著壓迫電壓的增高，臨界電壓、次臨界斜率，汲極電流的衰退 較為嚴重，這是因為通道內的電場較大，使通道內的載子在加速過程中較易獲得 能量，因此使得熱載子效應更加嚴重。而根據幂公式(Power Law)來推出 n 值常 數，熱載子效應對於鰭化式場效電晶體的衰退幾乎為氧化層的缺陷，使得載子大 量注入氧化層，讓臨界電壓上升。 探討不同閘極偏壓的熱載子效應下跟以往的傳統 MOS 有不同的衰退情形， 1. 傳統電晶體最大 n 值會在 VG= VD，但我們發現到 pFET 卻不盡相同，因 P 型主 2. 要是驅動電洞，故 n 值相對 N 型電晶體大得多。n 值一開始為 0.09(VG=0.1VD) 當隨著閘極偏壓漸漸上升，當偏壓到達 VG=0.5VD 時，n 值已來到 0.79，有趣的 發現到當 VG=0.6VD 時到達最大值(n=1.1)，衰退大多為介面層的缺陷，而後逐漸 往下降，到 VG=VD 時為最小值(n=0.26)，此刻衝擊游離最嚴重、基板電流最大， 對於元件造成的損傷幾乎為氧化層缺陷。但這趨勢與 MOSFETS 略為不同。 最後討論負偏壓不穩定效應對於鰭化式場效電晶體的衰退，觀察到隨著偏壓 的上升，臨界電壓增大，閘極漏電流增加，n 值也隨至下降，這表示負偏壓不穩 34.
(37) 定效應對其元件的損傷也幾乎為氧化層的缺陷。在不同尺寸下，鰭寬度較寬元件 受氧化層層缺陷多，而鰭寬度較小元件，則受到 interface 影響，衰退較多。 因此我們知道當寬度太窄時，閘極電壓較易使通道內電場變大，影響通道內 載子，熱載子效應以及負偏壓不穩定效應皆會使其轉移電導下降，吸引載子進入 閘極氧化層，隨著閘極和汲極電壓增大，使介面陷阱電荷增加，導致臨界電壓大 幅上升，漏電流變大，汲極電流明顯退化。. 4.2 未來展望 近年來，隨著鰭式場效電晶體(FinFET)的發明，其特性相對傳統 CMOS 來 的好，已有漸漸取代的趨勢，鰭式場效電晶體又有分成雙閘跟三閘，隨然三閘有 較佳控制能力，但製程上以雙閘較為容易，因閘極類似立體架構，可大幅降低漏 電流問題，隨著半導體產業持續微縮，這可是相當受用的。材料方面，目前以石 墨烯(Graphene)、鍺(Ge)、III-V 半導體來改善通道內載子移動率。雖然有鰭式場 效電晶體這種新結構產生，但元件微縮不是沒有盡頭，當通道小於 10nm 則造成 量子穿隧效應增加，這也是日後需克服的問題. 35.
(38) 圖 2 - 1 實驗室整體量測環境. 圖 2 - 2 4156B 半導體參數分析儀. 36.
(39) 圖 2 - 3 八吋探針座(DC Probe Station). 圖 2 - 4 機台開關轉換裝置 E5250A. 37.
(40) 圖 2 - 5 量測軟體 ICS. 圖 2 - 6 繪圖軟體 OriginPro 6.0. 38.
(41) 圖 2 - 7 Double Gate FinFET 結構圖. -0.7. PMOS. -0.8 -0.9. Vth(V). ：W=10 ：W=2. Filled Vacant. -1.0 -1.1 -1.2 -1.3 0.05. 0.2. 0.1. 1. Gate Length(µm) 圖 2 - 8 pFET 之不同閘極通道長度與臨界電壓(Vth)關係圖. 39.
(42) PMOS. SS(mV/dec). ：W=1 ：W=2. Filled Vacant. 70. 65. 60. 55 0.05. 0.1. 1. 0.2. Gate Length(mm) 圖 2 - 9 pFET 之不同閘極通道長度與次臨界擺福(SS)關係圖 10-2. Drain Current(A). pFET W=10nm H=30nm -4. 10. 10-6 10-8 10-10. L=0.05mm L=0.1mm L=0.2mm L=1mm. 10-12 10-14. -1.5. -1.0. -0.5. Gate Voltage(Volt) 圖 2 - 10 pFET 之不同閘極通道長度 ID-VG 圖. 40. 0.0.
(43) 1.6x10-4. pFET W=10nm H=30nm L=0.05mm L=0.1mm L=0.2mm L=1mm. Gm(A/V). 1.2x10-4 8.0x10-5 4.0x10-5 0.0 -1.5. -1.0. -0.5. 0.0. Gate Voltage(V) 圖 2 - 11 pFET 之不同閘極通道長度轉導對電壓關係圖. Drain Current(A). 1.0x10-3. pFET W=10nm H=30nm L=0.05mm L=0.1mm L=0.2mm L=1mm. 8.0x10-4 6.0x10-4 4.0x10-4 2.0x10-4 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. Drain Voltage(Volt) 圖 2 - 12 pFET 之不同閘極通道長度 ID-VD 圖. 41. 0.0.
(44) Gate Current(A). 10-1. pFET W=10nm H=30nm. 10-3 10-5 10-7 10-9. L=0.05µm L=0.1µm L=0.2µm L=1µm. 10-11 10-13. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. Gate Voltage(Volt) 圖 2 - 13 pFET 之不同閘極通道長度 IG-VG 圖 10-2. Drain Current(A). pFET W=10nm L=50nm 10-4 10-6. SS=67.22. 10-8. SS=64.6. 10-10. W=10nm W=25nm. 10-12 10-14. -1.5. -1.0. -0.5. Gate Voltage(Volt) 圖 2 - 14 pFET 之不同鰭寬度 ID-VG 圖. 42. 0.0.
(45) pFET W=10nm L=50nm. 1.6x10-4. Gm(A/V). 1.2x10-4. 8.0x10-5. 4.0x10-5. W=10nm W=25nm. 0.0 -1.5. -1.0. -0.5. 0.0. Gate Voltage(V) 圖 2 - 15 pFET 之不同鰭寬度轉導對電壓關係圖. pFET W=10nm L=50nm. Drain Current(A). 1.2x10-3 1.0x10-3 8.0x10-4 6.0x10-4 4.0x10-4 2.0x10-4. W=10nm W=25nm. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. Drain Voltage(V) 圖 2 - 16 pFET 之不同鰭寬度 ID-VD 圖. 43. 0.0.
(46) 101. pFET W=10nm L=50nm. Gate Current(A). 10-1 10-3 10-5 10-7 10-9. W=10nm W=25nm. 10-11 10-13. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. Gate Voltage(V) 圖 2 - 17 pFET 之不同鰭寬度 IG-VG 圖. 44. 1.5.
(47) 開始. 進行電性壓迫(stress)之前，在室溫(25°C)的情況下量測ID-VG、 ID-VD及IG-VG. 設定電性壓迫的電壓及時間. ICS自動量測流程. 每段電性壓迫時間結束後量測ID-VG、ID-VD 及IG-VG. 否 分段壓迫時間是否完成. 是 完成電性壓迫(stress)流程後，量測ID-VG、ID-VD及IG-VG. 量測完畢. 圖 3 - 1 熱載子效應量測流程圖. 45.
(48) 開始. 進行電性壓迫(stress)之前，在室溫(25°C)的情況下量測ID-VG、 ID-VD及IG-VG. 設定電性壓迫的電壓及時間. ICS自動量測流程. 每段電性壓迫時間結束後量測ID-VG、ID-VD 及IG-VG. 否 分段壓迫時間是否完成. 是 完成電性壓迫(stress)流程後，量測ID-VG、ID-VD及IG-VG. 量測完畢. 圖 3 - 2 負偏壓不穩定性量測流程圖. 46.
(49) pFET L=90nm W=10nm H=30nm. Drain Current(A). 10-4 10-6. SS= 76.56. 10-8 10-10 10-12 10-14. SS= 69.33. SS= 77.96. SS= 74.35. HCI VG=VD= -2.5V ST= Fresh ST= 1 min ST= 10 min ST=100min -1.5. -1.0. -0.5. Gate Voltage(V) 圖 3 - 3 pFET 在閘極與汲極加上-2.5V 的 Stress 電壓 100 分鐘前後 ID-VG 關係圖. pFET L=90nm W=10nm H=30nm. Drain Current(A). 10-4 10-6 10-8 10-10 10-12 10-14. SS= 77.01 SS= 84.93 HCI VG=VD= -2.6V ST= Fresh ST= 1 min ST= 10 min ST=100min -1.5. SS= 70.03 SS= 75.23. -1.0. -0.5. Gate Voltage(V) 圖 3 - 4 pFET 在閘極與汲極加上-2.6V 的 Stress 電壓 100 分鐘前後 ID-VG 關係圖. 47.
(50) pFET L=90nm W=10nm H=30nm. Drain Current(A). 10-4 10-6. SS= 79.65 10-8 10-10 10-12 10-14. SS= 67.41. SS= 85.27. SS= 75.2. HCI VG=VD= -2.7V ST= Fresh ST= 1 min ST= 10 min ST=100min -1.5. -1.0. -0.5. Gate Voltage(V) 圖 3 - 5 pFET 在閘極與汲極加上-2.7V 的 Stress 電壓 100 分鐘前後 ID-VG 關係圖. pFET L=90nm W=10nm H=30nm. Drain Current(A). 10-4 10-6. SS= 69.49. SS= 84.75. 10-8. SS= 95.43. 10-10. HCI VG=VD= -2.8V ST= Fresh ST= 1 min ST= 10 min ST=100min. 10-12 10-14. -1.5. SS= 79.09. -1.0. -0.5. Gate Voltage(V) 圖 3 - 6 pFET 在閘極與汲極加上-2.8V 的 Stress 電壓 100 分鐘前後 ID-VG 關係圖. 48.
(51) -0.95. pFET L=90nm W=10nm H=30nm. -1.00 -1.05. ∆Vth. -1.10 -1.15 -1.20 -1.25 -1.30. HCI for 100min Stress = -2.5V Stress = -2.6V Stress = -2.7V Stress = -2.8V 1. 10. 100. Time(min) 圖 3 - 7 pFET 在不同的 Stress 電壓下 100 分鐘前後臨界電壓 Vth 對 Stress 時間變. Threshold Voltage(%). 化圖. pFET L=90nm W=10nm H=30nm. n=0.159 10. n=0.167 VG=-2.5V VG=-2.6V VG=-2.7V VG=-2.8V. n=0.169 n=0.197 1. 10. 100. Time(min) 圖 3 - 8 pFET 在不同的 Stress 電壓下 100 分鐘前後臨界電壓 Vth 變化量對 Stress 時間變化圖 49.
(52) Subthreshold Swing. 100. HCI for 100 min L=90nm W=10nm H=30nm VG=-2.5V VG=-2.6V 92 VG=-2.7V 88 VG=-2.8V 96. 84 80 76 72 68 64. 0. 20. 40. 60. 80. 100. Time(min) 圖 3 - 9 pFET 在不同的 Stress 電壓下 100 分鐘前後臨界斜率 SS 對 Stress 時間變 化圖 1.2x10-4 1.0x10-4. L=90nm W=10nm H=30nm. pFET. HCI VG=VD= -2.5V ST= Fresh ST= 1 min ST= 10 min ST=100min. Gm(A/V). 8.0x10-5 6.0x10-5. Shift. 4.0x10-5 2.0x10-5 0.0 -1.5. -1.0. -0.5. 0.0. Gate Voltage(V) 圖 3 - 10 pFET 在閘極與汲極加上-2.5V 的 Stress 電壓 100 分鐘前後 Gm 變化圖 50.
(53) 1.2x10-4 -4. L=90nm W=10nm H=30nm. pFET. 1.0x10. Gm(A/V). 8.0x10-5 6.0x10-5. HCI VG=VD= -2.6V ST= Fresh ST= 1 min ST= 10 min ST=100min. Shift. -5. 4.0x10. 2.0x10-5 0.0 -1.5. -1.0. -0.5. 0.0. Gate Voltage(V) 圖 3 - 11 pFET 在閘極與汲極加上-2.6V 的 Stress 電壓 100 分鐘前後 Gm 變化圖 1.2x10-4 -4. L=90nm W=10nm H=30nm. pFET. 1.0x10. Gm(A/V). 8.0x10-5 6.0x10-5. HCI VG=VD= -2.7V ST= Fresh ST= 1 min ST= 10 min ST=100min. Shift. 4.0x10-5 2.0x10-5 0.0 -1.5. -1.0. -0.5. 0.0. Gate Voltage(V) 圖 3 - 12 pFET 在閘極與汲極加上-2.7V 的 Stress 電壓 100 分鐘前後 Gm 變化圖. 51.
(54) 1.2x10-4 -4. L=90nm W=10nm H=30nm. pFET. 1.0x10. Gm(A/V). 8.0x10-5. HCI VG=VD= -2.8V ST= Fresh ST= 1 min ST= 10 min ST=100min. 6.0x10-5 4.0x10-5. Shift. 2.0x10-5 0.0 -1.5. -1.0. -0.5. 0.0. Gate Voltage(V) 圖 3 - 13 pFET 在閘極與汲極加上-2.8V 的 Stress 電壓 100 分鐘前後 Gm 變化圖. pFET L=90nm W=10nm H=30nm. Drain Current(A). 8.0x10-4 6.0x10-4 4.0x10-4. HCI VG=VD= -2.5V ST= Fresh ST= 1 min_D=1.79% ST= 10 min_D=2.62% ST=100min_D=4%. -4. 2.0x10. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Drain Voltage(V) 圖 3 - 14 pFET 在閘極與汲極加上-2.5V 的 Stress 電壓 100 分鐘前後 ID-VD 關係圖. 52.
(55) pFET L=90nm W=10nm H=30nm. Drain Current(A). 8.0x10-4 6.0x10-4 4.0x10-4. HCI VG=VD= -2.6V ST= Fresh ST= 1 min_D=2.88% ST= 10 min_D=5.24% ST=100min_D=7.47%. -4. 2.0x10. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Drain Voltage(V) 圖 3 - 15 pFET 在閘極與汲極加上-2.6V 的 Stress 電壓 100 分鐘前後 ID-VD 關係圖. pFET L=90nm W=10nm H=30nm. Drain Current(A). 8.0x10-4 6.0x10-4 4.0x10-4. HCI VG=VD= -2.7V ST= Fresh ST= 1 min_D=5.72% ST= 10 min_D=7.98% ST=100min_D=10.37%. -4. 2.0x10. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Drain Voltage(V) 圖 3 - 16 pFET 在閘極與汲極加上-2.7V 的 Stress 電壓 100 分鐘前後 ID-VD 關係圖. 53.
(56) pFET L=90nm W=10nm H=30nm. Drain Current(A). 8.0x10-4 6.0x10-4 4.0x10-4. HCI VG=VD= -2.8V ST= Fresh ST= 1 min_D=4.53% ST= 10 min_D=7.07% ST=100min_D=15.2%. -4. 2.0x10. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Drain Voltage(V) 圖 3 - 17 pFET 在閘極與汲極加上-2.8V 的 Stress 電壓 100 分鐘前後 ID-VD 關係圖. 18 16 14. ∆I∆(%). 12. pFET HCI for 100 min L=90nm W=10nm H=30nm. VG=-2.8V. 10. VG=-2.7V. 8 6. VG=-2.6V. 4. VG=-2.5V. 2 0 0. 20. 40. 60. 80. 100. Time(min) 圖 3 - 18 pFET 在閘極與汲極在不同電壓 100 分鐘前後 ID-VD 衰退圖. 54.
(57) 100 -2. Gate Current(A). 10. 10-4 10-6. pFET L=90nm W=10nm H=30nm HCI VD= -2.5V ST= Fresh ST= 1 min ST= 10 min ST=100min. 10-8 10-10 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. Gate Voltage(V) 圖 3 - 19 pFET 在閘極與汲極加上-2.5V 的 Stress 電壓 100 分鐘前後 IG-VG 關係圖 100 -2. Gate Current(A). 10. 10-4 10-6. pFET L=90nm W=10nm H=30nm HCI VD= -2.6V ST= Fresh ST= 1 min ST= 10 min ST=100min. 10-8 10-10 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. Gate Voltage(V) 圖 3 - 20 pFET 在閘極與汲極加上-2.6V 的 Stress 電壓 100 分鐘前後 IG-VG 關係圖. 55.
(58) 100 -2. Gate Current(A). 10. 10-4 10-6. pFET L=90nm W=10nm H=30nm HCI VD= -2.7V ST= Fresh ST= 1 min ST= 10 min ST=100min. 10-8 10-10 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. Gate Voltage(V) 圖 3 - 21 pFET 在閘極與汲極加上-2.7V 的 Stress 電壓 100 分鐘前後 IG-VG 關係圖 100. pFET L=90nm W=10nm H=30nm. -2. Gate Current(A). 10. 10-4 10-6 10-8. HCI VD= -2.8V ST= Fresh ST= 1 min ST= 10 min ST=100min. -10. 10. 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. Gate Voltage(V) 圖 3 - 22 pFET 在閘極與汲極加上-2.8V 的 Stress 電壓 100 分鐘前後 IG-VG 關係圖. 56.
(59) 10-2. Drain Current(A). pFET After 100min @VD= -2.5V -4. 10. 10-6 10-8. SS= 113.54. 10-10. Fresh Device HCI @ VG=1/2VD HCI @ VG=VD. -12. 10. 10-14. SS= 84.41 SS= 67.46. -1.5. -1.0. -0.5. 0.0. Gate Voltage(V) 圖 3 - 23 pFET 在閘極等於一半汲極與閘極等於汲極的 Stress 電壓 100 分鐘前後 ID-VG 關係圖. pFET After 100min @VD= -2.5V. Gm(A/V). 1.2x10-4. Fresh Device HCI @ VG=1/2VD HCI @ VG=VD. 8.0x10-5. 4.0x10-5. 0.0 -1.5. -1.0. -0.5. 0.0. 0.5. Gate Voltage(V) 圖 3 - 24 pFET 在閘極等於一半汲極與閘極等於汲極的 Stress 電壓 100 分鐘前後 Gm 變化圖 57.
(60) Drain Current(A). 1.0x10-3. pFET After 100min @VD= -2.5V Mesasured @ VG=VTH-1. 8.0x10-4 6.0x10-4 4.0x10-4. 2.0x10-4. Fresh Device HCI @ VG=1/2VD HCI @ VG=VD. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Drain Voltage(V) 圖 3 - 25 pFET 在閘極等於一半汲極與閘極等於汲極的 Stress 電壓 100 分鐘前後 ID-VD 關係圖. Gate Current(A). 10-1. pFET After 100min @VD= -2.5V. 10-3. Fresh Device HCI @ VG=1/2VD HCI @ VG=VD. 10-5 10-7 10-9 10-11 10-13 10-15. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. Gate Voltage(V) 圖 3 - 26 pFET 在閘極等於一半汲極與閘極等於汲極的 Stress 電壓 100 分鐘前後 IG-VG 關係圖. 58.
(61) 0.9VD. DVth(%). 100 n=0.3. 0.5VD. 0.7VD. 0.3VD n=0.54. 10. n=0.27 n=0.09 n=0.79. 1. 0.1VD 0.6VD. pFET HCI at 250C Stress for 100 min. n=1.1. 1. 10. 100. Stress Time(min). Time Power Exponent n. 圖 3 - 27 pFET 在不同 Stress 電壓下 100 分鐘前後臨界電壓變化圖. 1.2. Hot Carrier Injection. 1.10(0.6VD). 1.0 0.8. 0.79 0.537. 0.6 0.4 0.2 0.0. 0.3. 0.27. 0.26. 0.09 0.1VD. 0.3VD. 0.5VD. 0.7VD. Gate Voltage. 0.9VD. 圖 3 - 28 pFET 在不同 Stress 電壓下 100 分鐘前後 n 值比較圖. 59.
(62) Drain Current(A). 10-2. pFET L=90nm W=10nm H=30nm NBTI VG= -2.8V ST= Fresh ST= 100 s ST= 1000 s. 10-4 10-6 SS= 71.14. SS= 64.74. -8. 10. SS= 73.92 10-10 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. Gate Voltage(Volt) 圖 3 - 29 pFET 在閘極加上-2.8V 的 Stress 電壓 1000 秒前後 ID-VG 關係圖. Drain Current(A). 10-2. pFET L=90nm W=10nm H=30nm NBTI VG= -2.9V ST= Fresh ST= 100 s ST= 1000 s. 10-4 10-6 SS= 74.83. SS= 65.81. -8. 10. SS= 77.21. 10-10 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. Gate Voltage(Volt) 圖 3 - 30 pFET 在閘極加上-2.9V 的 Stress 電壓 1000 秒前後 ID-VG 關係圖. 60.
(63) Drain Current(A). 10-2. pFET L=90nm W=10nm H=30nm NBTI VG= -3.0V ST= Fresh ST= 100 s ST= 1000 s. 10-4 10-6 SS= 74.46. SS= 65.32. -8. 10. SS= 77.07 10-10 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. Gate Voltage(Volt) 圖 3 - 31 pFET 在閘極加上-3.0 V 的 Stress 電壓 1000 秒前後 ID-VG 關係圖 -0.92. pFET L=90nm W=10nm H=30nm. -0.96. ∆Vth. -1.00 -1.04 -1.08 -1.12. NBTI for 1000s Stress = -2.8V Stress = -2.9V Stress = -3.0V 1. 10. 100. 1000. Time(min) 圖 3 - 32 pFET 在不同的 Stress 電壓下 1000s 前後臨界電壓 Vth 對 Stress 時間變化 圖. 61.
(64) Threshold Voltage(%). pFET L=90nm W=10nm H=30nm. 10. n=0.18 NBTI for 1000s VG=-2.8V VG=-2.9V VG=-3.0V. n=0.18 n=0.19 1. 10. 100. 1000. Time(s). Subthreshold Swing. 圖 3 - 33 pFET 在不同的 Stress 電壓下 1000 秒前後臨界電壓 Vth 變化量對 Stress 時間變化圖. L=90nm W=10nm H=30nm 76 NBTI for 100 min VG=-2.8V VG=-2.9V VG=-3.0V 72. 68. 64. 1. 10. 100. 1000. Time(min) 圖 3 - 34 pFET 在不同的 Stress 電壓下 1000 秒前後臨界斜率 SS 對 Stress 時間變 化圖. 62.
(65) Drain Current(A). 8.0x10-4. L=90nm W=10nm H=30nm. 6.0x10-4. 4.0x10-4. 2.0x10-4. NBTI VG= -2.8V ST= Fresh ST= 100 s_D= 5.14% ST= 1000 s_D= 8.99%. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Drain Voltage(V) 圖 3 - 35 pFET 在閘極加上-2.8V 的 Stress 電壓 1000 秒前後 ID-VD 關係圖 8.0x10-4. Drain Current(A). L=90nm W=10nm H=30nm 6.0x10-4. 4.0x10-4. 2.0x10-4. NBTI VG= -2.9V ST= Fresh ST= 100 s_D= 6.68% ST= 1000 s_D=10.71%. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Drain Voltage(V) 圖 3 - 36 pFET 在閘極加上-2.9V 的 Stress 電壓 1000 秒前後 ID-VD 關係圖. 63.
(66) 8.0x10-4. Drain Current(A). L=90nm W=10nm H=30nm 6.0x10-4. 4.0x10-4. 2.0x10-4. NBTI VG= -3.0V ST= Fresh ST= 100 s_D= 8.27% ST= 1000 s_D=11.94%. 0.0 -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Drain Voltage(V) 圖 3 - 37 pFET 在閘極加上-3.0 V 的 Stress 電壓 1000 秒前後 ID-VD 關係圖. 12 pFET L=90nm W=10nm H=30nm. VG=-3.0V VG=-2.9V. 10. ∆I∆(%). VG=-2.8V 8 6. NBTI for 1000s ST= Fresh ST= 100 s ST= 1000 s. 4 2 1. 10. 100. 1000. Time(min) 圖 3 - 38 pFET 在不同的 stress 電壓 1000 秒前後 ID-VD 衰退圖. 64.
(67) 100. pFET L=90nm W=10nm H=30nm -2. Gate Current(A). 10. 10-4 10-6 10-8. NBTI VG= -2.8V ST= Fresh ST= 100 s ST= 1000 s. 10-10 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. Gate Voltage(Volt) 圖 3 - 39 pFET 在閘極加上-2.8V 的 Stress 電壓 1000 秒前後 IG-VG 關係圖 100. pFET L=90nm W=10nm H=30nm -2. Gate Current(A). 10. 10-4 10-6 10-8. NBTI VG= -2.9V ST= Fresh ST= 100 s ST= 1000 s. 10-10 10-12 10-14. -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. Gate Voltage(Volt) 圖 3 - 40 pFET 在閘極加上-2.9V 的 Stress 電壓 1000 秒前後 IG-VG 關係圖. 65.
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