熱電子注入

熱電子注入(HEI)的機制是相當的簡單去了解，一個電子從接地的汲極(Source)獲得 能量往源極(Drain)移動，當加速電場超過 100 kV/cm，電子就有足夠的能量被控制閘極 (Control gate)改變方向越過二氧化矽的能障(The barrier of the thermal oxide)然後到達懸 浮閘極，如圖 2-2。熱電子注入的特點就是快速，因為這時元件已經操作在飽和區，所 以電子已經被加速到電子在半導體中速度的極限[37]，大約為 10⁷ cm/s，這時，再被控 制閘極吸引上去，相對的就比F-N 穿隧的速度快，時間通常在 1 到 10 微秒(1 ~ 1 μs)，

因此通常用在將電子注入懸浮閘極層。

圖2-2、熱載子注入熱載子注入機制[2]。 

穿隧機制(Tunneling mechanism)是從量子力學中，將邊界條件帶入薛丁格方程式 (Schrödinger equation)中所解出的答案。有別於古典力學的概念，穿隧的電子不需要比位 能障能量高，便有穿過位能障的機率存在，就如同一個人要越過一道高牆，他不需要攀 爬，只要往牆面衝過，他就會穿過那道牆。穿隧機率和位能障的寬度有關，寬度越小，

電子穿隧的機率就會上升，而F-N tunneling 不同於一般的穿遂，就是它會隨著 MOS 操 作的電壓上升，而使測量到的電流上升。在操作在MOS 結構的時候，電極所施加的電 壓會使氧化層的等效寬度變小，如圖2-3，因此電子從矽穿過氧化層的機率就因此上升。

懸浮閘極元件就是利用 F-N 穿隧使源極的電子穿過穿隧氧化層到達懸浮閘極，接著關 閉電壓，電子就會被侷限在由穿遂氧化層和控制氧化層所侷限的位能井內，如圖2-4。

相反的 F-N tunneling 的機制只要將控制閘極施加反向的電壓就可以將浮動閘極中 的電子穿隧到源極。因此利用F-N 穿隧機制，我們可以任意的將電子注入浮動閘極或是 從浮動閘極中排開。不過F-N 穿隧的缺點就是慢，一般所需要的時間從 100 ms 到 1 s，

因此FN 穿隧機制通常用來抹除記憶體的電子。

圖2-3、F-N 穿隧在 MOS 中的示意圖[2]。

圖2-4、電子侷限在氧化矽位能井之中[2]。

2.2.3 直接穿隧(Direct Tunneling)

以上兩種方法就是當穿隧氧化層厚度較厚時寫入的操作方式，雖然利用這兩種操作 方式可以加速電荷的寫入，但也造成了穿隧氧化層的損傷，這將影響這個記憶體的耐用 性。當我們將連續懸浮閘極改成使用不連續時，懸浮閘極中的側向漏電流會被有效抑 制，因為電荷被侷限在不連續的懸浮閘極中。即使在某些區域穿隧氧化層有缺陷造成電 荷流失，但也不會因此造成所有懸浮閘極電荷的流失，所以可以有效降低穿隧氧化層厚 度。降低穿隧氧化層之後，電荷的寫入便不需要操作在高電場，當穿隧氧化層厚度小於 4 nm 時便可以用直接穿隧的方式寫入，如圖 2-5 所示。

圖2-5、直接穿隧機制之能帶結構示意圖。

金屬-氧化物-半導體場效應電晶(Metal-oxide-semiconductor Field-effect Transistor；

MOSFET)的心臟是一個稱為 MOS 電容的金屬-氧化物-半導體結構，在本實驗中也以此 金氧半電容結構做為研究來探討。

2.3.1 電容-電壓特性曲線(C-V curve)

對於一個理想的金氧半電容而言，在三種不同偏壓操作下則會有三種不同的狀態出 現，如圖2-6 所示。在這邊以 P 型矽基板的金氧半電容為例，第一種狀態為施加負偏壓 (V<0)於金屬閘極上，此時在氧化物與半導體介面處的能帶將會向上彎曲，且在介面附 近開始感應出一些電洞，並且累積一些電洞，此種情況稱為累積(Accumulation)，量測 所得的電容即等於氧化層的電容。

第二種狀態為開始施加較小的正偏壓(V>0)於閘極上，此時氧化物與半導體介面處 的能帶將會向下彎曲，而多數載子電洞將會形成空乏，此種情況稱為空乏(Depletion)，

量測所得的電容為氧化層電容再串聯一個空乏區電容，故所得的電容值將會隨著較小的 正偏壓變大而逐漸變小。

第三種狀態為隨著施加的正偏壓(V>>0)越來越大，則會使得氧化物與半導體介面處 的能帶更加向下彎曲，使得介面附近不僅會形成空乏區，而且會吸引一些電子過來，當 少數載子電子的數量變得比多數載子電洞的數量還要多的時候，表面則會發生反轉現 象，此種情況稱為反轉(Inversion)，而此時量測所得的電容值隨著頻率的大小而有不同 的表示，若量測的頻率為高頻，所得的電容仍為氧化層電容在串聯一個空乏區電容，並 且因為空乏區的大小已經達到極限，故電容值為定值；若量測的頻率為低頻，此時少數 載子電子與多數載子電洞的複合速率能趕上低頻量測的訊號變化，使得電荷變化發生在 介面附近，故所得電容值則會隨著偏壓越來越大而逐漸變大，最終會等於氧化層的電容 值[17, 18]。三種狀態所對應的電容電壓(C-V)曲線，如圖 2-7 所示。

圖2-6、不同偏壓下金氧半電容的能帶與電荷分佈[17]。

圖2-7、電容電壓曲線上的三種不同狀態區域。

Accumulation 

Inversion  Depletion 

耐用性的意義主要是在測試記憶體元件在經過重複的寫入抹除循環之後，仍可保持 原有特性的能力。一般來檢視耐用性是利用寫入的最高臨界電壓與抹除後的最低臨界電 壓對循環次數的關係。經過多次的寫入抹除循環之後，寫入與抹除的效率均呈現衰退的 現象，寫入的臨界電壓逐漸下降，抹除的臨界電壓逐漸上升，亦即臨界電壓的可調變範 圍變小。若狀況持續惡化，寫入與抹除的狀態將無法被分辨，元件將無法正常工作。對 於寫入與抹除的循環次數，目前一般要求是經百萬次循環之後，高低臨界電壓之間的寬 度仍需維持在可判讀的範圍內。

2.3.3 記憶時間(Retention time)

記憶時間(電荷保存能力)一直是記憶體元件應用上一個被受矚目的焦點，所以非揮 發記憶體的一項基本要求，即是所寫入的資料要能夠長時間的保存著，因此電荷儲存層 一定要被良好的介電層給包覆著，記憶體儲存資料保存能力的定義是指從資料儲存進去 (如儲存在氮化層或奈米粒子中)到無法被判讀出來的時間，一般希望在十年後仍可判讀 出資料。一般而言電荷保存能力和操作速度是兩個互相矛盾的需求‚要是希望元件操作 速度快‚就代表元件容易被電子破壞阻障層而達到欲儲存的介電層‚但如此一來阻障層 就沒有辦法有效地阻止電子的漏電流，而導致記憶時間下降，所以必須有所取捨。

第三章 實驗方法與流程

本研究主軸在探討殼核奈米粒子對記憶體電容的應用，在本章將介紹此研究的實驗 方法和製作流程，包含奈米粒子的製備與自組裝和電容結構的製作。

3.1 奈米粒子的製備

3.1.1 金奈米粒子的合成

本實驗中金奈米粒子的製作[19]，是利用化學還原法(Chemical reduction method)將 四氯金酸(HAuCl4)內的金離子還原成金原子，利用檸檬酸鈉鹽(Sodium citrate)作為還原 劑，將金離子在水溶液中還原成粒徑大小約16 nm 的金奈米粒子，如圖 3-1 所示。首先 取HAuCl4(0.25 mM，100 mL)溶液加熱至沸騰，接著快速加入檸檬酸鈉溶液(0.5 M，200 μL)持續沸騰並均勻攪拌 15 分鐘，之後便會生成金奈米粒子和檸檬酸鹽(Au-Cit)鍵結而 成的膠體溶液(Gold colloid solution)，溶液由沸騰靜置至室溫，方可使用。

圖3-1、金奈米粒子合成示意圖。

Au precursor (HAuCl4)

Sodium citrate cit ^-

Citrate

cit

-cit

-cit^- cit ^-

在合成金-硫化鎘殼核奈米粒子[19]前，首先把半胱氨酸(L-cysteine；Cys)溶液和 Cd(NO3)2以 1：0.5 的莫耳比例混合後，將此混合物攪拌 30 分鐘後，則形成一複合物 cysteine-Cd²⁺ (Cys/Cd)，再將上一小節合成好的 Au-Cit 膠體溶液(0.25 mM，9 mL)和 Cys/Cd (5 mM，1 mL)混合並攪拌 30 分鐘，使得 Cys 上的胺基(Amine)和金表面產生鍵

3.1.3 金-硫化鎘殼核奈米粒子分析

本節將對上一小節所合成出來的 Au@CdS 殼核奈米粒子進行驗證與分析[19]。首先 由X-ray 繞射分析儀(X-ray diffraction；XRD)，如圖 3-3 所示，證明 CdS 為六方纖鋅礦 晶體(Hexagonal wurtzite)結構，而 Au 為面心立方晶體結構。圖 3-4(a)為 Au@CdS 的穿 隧電子顯微鏡(Transmission electron microscopy；TEM)圖，圖中可看出內部的核和外部 的殼有明顯得對比存在，可證明此材料為殼核結構，從圖中並得知Au(核)的粒徑大小大 約為15.7±0.5 nm，CdS(殼)厚度大約為 7.0±1.1 nm，平均 Au@CdS 粒徑大約為 23 nm。

接著，利用TEM 的能量散佈分析儀(Energy dispersive spectrum；EDS)來分析殼核奈米粒 子的元素組成成份，由TEM-EDS 的分佈圖(Elemental Mapping)分析出 Au、Cd、S 三種 元素，故可得知Au@CdS 確實含有此三種元素，如圖 3-4(b)。之後，在圖 3-4(c)中的高 解析穿隧電子顯微鏡(High-resolution transmission electron microscopy；HRTEM)可看出殼 和核間有明顯的晶格條紋(Lattice fringes)存在，在 Au(核)的區域內有著完整的(111)晶格 平面，且平面間的層間距(Interlayer spacing)為 0.24 nm 的面心立方晶體(Face-centered cubic)結構，而在 CdS(殼)的區域內有(002)晶格平面，且平面間的層間距為 0.34 nm 的纖 鋅礦晶體(Wurtzite)結構。

  圖 3-3、金-硫化鎘殼核奈米粒子的 XRD 圖。

  圖3-4(a)、金-硫化鎘殼核奈米粒子的 TEM 圖。

圖3-4(b)、金-硫化鎘殼核奈米粒子的 TEM-EDS 分佈圖。

圖3-4(c)、金-硫化鎘殼核奈米粒子的 HRTEM 圖。

3.2 奈米粒子的自組裝(Self-assembled of NPs)

        我們所使用的奈米粒子有粒徑 16 nm 的金(Au)還有 23 nm 的硫化鎘(CdS)。所使用 的基材是SiO2，也就是在爐管所長出來的穿隧氧化層，而這兩種奈米粒子都不會直接和 SiO2接上。所以我們使用 APTES(3-Aminopropyltriethoxysilane)做為 SiO2和奈米粒子連 接的橋樑[20]。APTES 上面的 OH-會和 SiO2形成共價鍵。而另一端NH2+會使其帶正電。

接下來再利用正負相吸的靜電力，將表面包圍著負電的金和硫化鎘的奈米粒子吸附上 去。帶負電的CdS 外面的 link 為羫基(Carboxyl ion);而 Au 外面 link 為檸檬酸基(Citrate ion)。奈米粒子自組裝示意圖，如圖 3-5 所示。

圖3-5、金和硫化鎘的自組裝方法。 

APTES 

Au@CdS NPs 

SiO2 Substrate O O O

Si

NH₂

SiO2 

Substrate 

Carboxyl    Ions 

Repulsive 

本節將會詳細介紹整個 MOS 電容元件的製作流程，從奈米粒子的沉積到元件的製 作，最後再以SEM、XPS 和 TEM 進行分析。

3.3.1 奈米粒子的沉積

(1) 用 P-type(100)晶片做 RCA clean 的處理，如圖 3-6。

圖3-6、P-type 晶片經過 RCA clean。

(2) 經過 RCA clean 之後，送進高溫水平爐管 950℃乾式氧化層 7 nm，如圖 3-7。

圖3-7、水平爐管長 Dry oxide 7 nm。

(3) 長完 SiO2後利用n＆k 膜厚測厚儀做確認後破片。

(4) 之後在長完 SiO2的破片上沉積上一層 APTES，沉積方式如下：首先將 SiO2試 片放入UV-ozone 環境下 10 分鐘，使得 SiO2表面形成OH-，這樣有利於 SAM 上APTES，再將此試片放入 10 ml 酒精和 1 ml APTES 的混合溶液下沉積 10 分

P-type Si

P-type Si

鐘，之後將此試片以酒精沖洗吹乾後，在110℃加熱盤上烘烤半小時，使多餘溶 液蒸發，如圖3-8。

(5) 然後將沉積完 APTES 之 SiO2試片分別放入Au 奈米粒子溶液和 Au@CdS 溶液

(5) 然後將沉積完 APTES 之 SiO2試片分別放入Au 奈米粒子溶液和 Au@CdS 溶液