奈米粒子的沉積

(1) 用 P-type(100)晶片做 RCA clean 的處理，如圖 3-6。

圖3-6、P-type 晶片經過 RCA clean。

(2) 經過 RCA clean 之後，送進高溫水平爐管 950℃乾式氧化層 7 nm，如圖 3-7。

圖3-7、水平爐管長 Dry oxide 7 nm。

(3) 長完 SiO2後利用n＆k 膜厚測厚儀做確認後破片。

(4) 之後在長完 SiO2的破片上沉積上一層 APTES，沉積方式如下：首先將 SiO2試 片放入UV-ozone 環境下 10 分鐘，使得 SiO2表面形成OH-，這樣有利於 SAM 上APTES，再將此試片放入 10 ml 酒精和 1 ml APTES 的混合溶液下沉積 10 分

P-type Si

P-type Si

鐘，之後將此試片以酒精沖洗吹乾後，在110℃加熱盤上烘烤半小時，使多餘溶 液蒸發，如圖3-8。

(5) 然後將沉積完 APTES 之 SiO2試片分別放入Au 奈米粒子溶液和 Au@CdS 溶液 中，再放入冰箱沉積六個小時。最後將沉積六個小時後的兩種試片取出，再以 去離子水沖洗之，此時我們就分別將Au、Au@CdS 奈米粒子沉積於試片上，如 圖3-9。

圖3-8、在 SiO2試片上沉積APTES。

圖3-9、自組裝，奈米粒子。

我們會使用 SEM 和 XPS 去判斷我們的奈米粒子是否沉積上去。圖 3-10 和圖 3-11 分別為金和金-硫化鎘殼核奈米粒子的 SEM 圖，從放大十萬倍的圖 3-10 中可發現此金奈 米粒子較為小顆且分布密集，而圖3-11 即為較大顆的金-硫化鎘殼核奈米粒子，但分佈 不像金奈米粒子般的密集；另外，從SEM 圖中的座標尺(Scale bar)和奈米粒子數量可算

P-type Si

P-type Si

金大約為8.21×10¹⁰ No./cm²，金-硫化鎘大約為 1.25×10¹⁰ No./cm²。

圖3-10、金奈米粒子的 SEM 圖。

圖3-11、金-硫化鎘奈米粒子的 SEM 圖。

從 SEM 圖中也可判定出金的粒徑大小約為 16 nm，金-硫化鎘約為 23 nm。

接著我們將沉積完金和金-硫化鎘奈米粒子的試片以 X 光光電子能譜(X-ray photoelectron spectroscopy；XPS)來做成份定性分析，如圖 3-12。圖 3-13 為沉積上金奈 米粒子的XPS 圖，從曲線中可看到有 Au 4f5/2和Au 4f7/2的訊號出現，鍵能(Binding energy) 分別為88 eV 和 84 eV 的金訊號。而圖 3-14 為沉積上金-硫化鎘奈米粒子的 XPS 圖，從 曲線上可看到Cd 3d5/2 和 Cd 3d3/2的訊號出現，鍵能分別為406 eV 和 413 eV 以及 S 的 2p 訊號[21]，不過在 Au 的曲線中卻無明顯的 Au 4f 的訊號出現，推測 Au 被 7 nm 厚的 CdS 所遮蔽，使得金的訊號不夠清晰。

450 400 350 300 250 200 150 100 50 0

0 1000 2000 3000

Intensity (a.u.)

Binding Energy (eV)

Cd

Au S Si C

  圖3-12、XPS 整體掃描的結果圖。

 

92 91 90 89 88 87 86 85 84 83 82

Au 4f_5/2

Intensity (a.u.)

Binding Energy (eV)

Au 4f

7/2

圖3-13、金奈米粒子試片的 XPS 圖。

415 410 405 180 175 170 165 160 92 90 88 86 84 82

Intensity (a. u.)

Binding Energy (eV)

Cd 3d

Intensity (a. u.)

Binding Energy (eV)

S 2p

Intensity (a. u.)

Binding Energy (eV)

Au 4f

圖3-14、金-硫化鎘奈米粒子試片的 XPS 圖。

3.3.2 電容元件的製作與分析

(1) 用 P-type(100)晶片做 RCA clean 的處理，如圖 3-6。

(2) 經過 RCA clean 之後，送進高溫水平爐管 950℃乾式氧化層 7 nm，如圖 3-7。

(3) 長完 SiO2後利用n＆k 膜厚測厚儀做確認後破片。

(4) 之後在長完 SiO2的破片上沉積上一層APTES，如圖 3-8。

(5) 將沉積完 APTES 之 SiO2試片分別沉積Au、Au@CdS 奈米粒子，如圖 3-9。

(6) 將沉積完奈米粒子之試片利用電漿輔助化學氣相沈積(Plasma-Enhanced

Chemical Vapor Deposition；PECVD)疊上控制氧化層 SiO2 45 nm，使奈米粒子上 覆蓋著介電層，如圖3-15。

圖3-15、利用 PECVD 疊上 SiO2薄膜。

(7) 疊完介電層後，以爐管在氮加氧(N2+O2)的環境下退火 500℃ 30 分鐘，目的是為

了修補PECVD 沉積過程中所出現的缺陷、不完整鍵結和晶界(Grain boundary)。

(8) 透過熱阻絲蒸鍍系統(Thermal coater)正鍍鋁電極 200 nm，如圖 3-16。

(9) 用黃光微影製程定義出鋁電極圖形，再利用蝕刻鋁的溶液(蝕刻 Al 溶液 = H2O +CH3COOH +H3PO4 +HNO3 )，加熱至 60℃後，把鋁蝕刻掉，而受光阻保護的地

P-type Si

(10) 為了要形成歐姆接觸(Ohmic contact)，接著把 P-sub 底部也以熱蒸鍍系統背鍍 上鋁電極200 nm。最後將整個元件放入鋁的燒結爐管(Al-sintering)退火 400℃

30 分鐘，最後形成如圖3-17 的電容元件。

圖3-16、利用 Thermal coater 鍍上鋁電極。

圖3-17、奈米粒子電容結構示意圖。

P-type Si

P-type Si

為了證明 MOS 電容的結構如製程中所述和證明本實驗的懸浮閘極有金-硫化鎘奈 米粒子，因此將試片研磨出預拍攝的區塊後，放入銅網中，最後再以 TEM 來拍攝橫剖 面結構的影像，如圖3-18、圖 3-19。從圖中得到與前面所討論的結果一樣，金-硫化鎘 奈米粒子被兩層 SiO2 包覆在中間形成懸浮的狀態，我們還可確定沉積後的穿隧氧化層 和控制氧化層厚度分別為7 nm、45 nm。

圖3-18、金-硫化鎘殼核奈米粒子電容記憶體的 TEM 剖面圖。

Si substrate

SiH4 oxide Thermal oxide

Au@CdS~23 nm

圖3-19、金-硫化鎘電容記憶體的 TEM 局部放大剖面圖。

最後製程完的MOS 電容元件成品圖，如圖 3-20 所示，圖中的試片上有著許許多多 的電容記憶體元件，而元件上的鋁電極面積大小為100 μm。

圖3-20、MOS 電容記憶體元件成品圖。

AuNP

CdS shell

第四章

 

Current density (A/cm2 )

Voltage (V)

Current density (A/cm2 )

Voltage (V)

Control Au Au@CdS

Electric filed (MV/cm)

40 35 30 25 20 15 10 5 0

N

₂

+O

₂

annealing

        從實驗過程中進一步來探討爐管在不同條件下退火造成電性上差異的原因，由於控 驗量測的結果如圖 4-3、圖 4-4、圖 4-5。以純氧化層電容作為對照組(Control)，與其它 兩組比較可發現，含有奈米粒子的電容曲線皆往右偏移，故可推測我們的金奈米粒子和 金-硫化鎘殼核奈米粒子在電荷捕捉時主要是捕捉負電荷‐電子。如此也可證明金奈米粒 子和金-硫化鎘殼核奈米粒子的電容記憶體元件是可以儲存電荷的，若是懸浮閘極含有 奈米粒子的電容結構無法儲存電荷的話，那它們的C-V 曲線將會跟對照組的曲線一樣，

不會產生偏移的情況。從圗中可看出在施加(Stress)35V 電壓且經過  +5~-5 之間的掃描 (Sweep)下，可發現對照組是無記憶窗(Memory window)的，即 ΔVFB≒0 V，金奈米粒子 大約可以開1 V 的記憶窗，即 ΔVFB≒1 V，而金-硫化鎘殼核奈米粒子大約可開 2 V 的 記憶窗，即ΔVFB ≒2 V。操作條件如表 4-1 所示。 

圗4-3、對照組的 C-V 圖。

-5 -4 -3 -2 -1 0 1 2 3 4 5

Cox=6.64×10^-8 (F/cm²) ΔVFB：金 ≒1 V、金-硫化鎘 2 V≒

奈米粒子密度：金~8.21×10¹⁰ No./cm²，金-硫化鎘~1.25×10¹⁰ No./cm²。

結果可得每一個金奈米粒子能儲存大約6 個電荷，而每一個金‐硫化鎘奈米粒子則能儲 存大約67 個電荷，如表 4-2。

 

      表 4-2、金和金-硫化鎘殼核奈米粒子的比較。 

Au Au@CdS

ΔVFB 1V 2V

Density

(No./cm²) 8.21x10¹⁰ 1.25x10¹⁰ Stored charges 6 e^-/No. 67 e^-/No.

 

4.2 F-N 穿隧的驗證

為了驗證電荷是以什麼形式進入到本論文所製作的懸浮閘極位能井內。由於穿隧電 流的萃取在量測上有其困難度，無法用整個電容結構去做這方面的驗證，原因其實很直 觀，這是因為厚度太厚穿隧電流的取得會更加困難，因穿隧電流是伴隨著能帶的彎曲 (Band bending)而產生，所以厚度越大就需要更大的電壓去扭曲，造成判讀上容易出現不 一致，另一方面當夾層過多時所得到的電流可能會有其他機制參與其中，例如Hopping conduction、Frankel-Pool conduction 等。因此為了驗證實驗中的電容是採用 F-N 機制來 讓電荷移動並儲存，故採用了典型的MOS 結構：基材為 P-sub，中間氧化層經由 n&k 膜 後測厚儀推算為7 nm，金屬則為鋁電極 200 nm。再將此元件拿去做 I-V 的量測並且使 用可變溫量測系統，使用六種不同的溫度300 K、310K、320K、330K、340K、350K，

來看溫度對於電流是否有影響。將電流密度(J)取 ln 對電場(E)做圖可以明顯發現電流值

圗4-6、六種不同溫度下的 ln(J)對 E 的圖。

0.06 0.07 0.08 0.09 0.10 0.11

-22 Linear fit

Y= -349X+15

Current density (A/cm2 )

Electric field (MV/cm)

300K

4.3 可靠度之量測與分析

4.3.1 記憶時間(Retention time)

        記憶時間一直是記憶體元件應用上最重要的參考能力之ㄧ，因為非揮發記憶體的基

  圗4-8、室溫下金奈米粒子的記憶時間。

圗4-9、室溫下金-硫化鎘殼核奈米粒子的記憶時間。

1 10 100 1000 10000

-0.6

Flat-band voltage,Vfb (V)

Retention time (s) Write: +35 V, 3s Erase: -35 V, 1s

ΔV~1.7 ΔV~1.4

(83%)

1 10 100 1000 10000

-0.8

Flat-band voltage,Vfb (V)

Retention time (s)

△V~1.1 V

△V~0.4 V (36％)

        雖然以上量測所得到的儲存效率似乎不錯，但一般記憶體並不會只運作在室溫條件 下，也有可能運作在較高溫度的環境下，且為了判定本研究之奈米粒子懸浮閘極記憶體 的記憶時間是否會因高溫而繼續維持著與室溫相似的儲存效率，故我們將進行升溫量 測；將量測機台的載臺(Chunk)溫度升至 85℃後，分別對金奈米粒子和金‐硫化鎘殼核奈 米粒子兩種不同懸浮閘極的記憶體進行記憶時間的量測，而量測方式和操作條件皆與室 溫下相同。 

        在 85℃下的量測結果如圖 4-10、圖 4-11 所示。從量測結果可看出金奈米粒子記憶 體從一開始的0.8 V 記憶窗，隨著時間逐漸驟減至無法判讀記憶效應的圖形，故升溫後 的金奈米粒子記憶體記憶時間是非常不理想的；而金‐硫化鎘殼核奈米粒子記憶體的記 憶窗則由初始的1.9 V 經過 10⁴秒後漸漸衰減至1.0 V，而最後電荷還剩下 53 %被儲存著。

綜合以上在室溫和 85℃下的量測結果發現：在高溫下兩者的記憶時間在電子端和電 洞端皆有衰減的情況發生，但電子端衰減的程度卻大於電洞端的衰減程度，推測是因在 高溫下電子獲得較大的動能且電子的有效質量小於電洞的有效質量，故電子在此狀態下 有較大的機率能穿隧其位能障而導致漏電，即其儲存之電荷流失；而金奈米粒子記憶體 因其位能障的物理厚度比起額外被硫化鎘包覆的金‐硫化鎘殼核奈米粒子記憶體還小許 多，且在初始的高電壓寫入抹除下，兩者的位能障物理厚度已產生些許缺陷，故最後在 升溫的量測下，兩者的記憶時間皆比室溫量測還遜色許多。但從兩種不同溫度的量測結 果，皆可證明金‐硫化鎘殼核奈米粒子記憶體的記憶時間是兩者中最佳的。

1 10 100 1000 10000

Flat-band voltage,Vfb (V)

Retention time (s) Write: +35 V, 3s

1 10 100 1000 10000

0.2

Flat-band voltage,Vfb (V)

Retention time (s) Write: +35 V, 3s Erase: -35 V, 1s

ΔV~1.9 V ΔV~1.0 V

(53%)

4.3.2 耐用性(Endurance)

  圗4-12、金和金-硫化鎘殼核奈米粒子的耐用性。 

4.4 不同介電層的影響

本節將探討將控制氧化層的SiH4 oxide 換成其它不同介電層所造成的影響。本實驗 分別以TEOS(Tetraethyl orthosilicate) oxide 和高介電常數(High-K)的氧化鋁(Al2O3)兩種 介電層做為控制氧化層來探討。 Flat-band voltage shift,V fb (V)

Stress cycles Au@CdS

-4 -2 0 2 4

Gate Voltage (V)

Capacitance

(

C/C ox

)

Gate Voltage (V) Control

1 10 100 1000 10000

0

Gate Voltage (V) +V~ -V

-V ~ +V

Charge remain (%)

Time (s)

Au

Au@CdS Write/Erase voltage :30 V 1S

圗4-14、控制氧化層為 TEOS 氧化層的記憶時間。

可發現懸浮閘極的金-硫化鎘殼核奈米粒子上半層的硫化鎘被削掉一半，推測是沉積 TEOS oxide 的電漿瓦數較高所以將上半層的硫化鎘削掉，形成只有半殼核的形貌。

圗4-15、TEOS 氧化層的金-硫化鎘電容 TEM 剖面圖。

  圗4-16、TEOS 氧化層的金-硫化鎘電容 TEM 局部放大圖。 

第二種是以原子層化學氣相沉積系統(Atomic layer chemical vapor deposition；ALD) 來沉積高介電常數的Al2O3氧化層，也分別以金奈米粒子、金-硫化鎘殼核奈米粒子為懸 浮閘極和對照組來製作電容記憶體元件，金-硫化鎘殼核奈米粒子元件的 TEM 剖面圖如 圖4-17 所示。

圗4-17、Al2O3氧化層的金-硫化鎘電容 TEM 剖面圖。

而所量測的電性如圖4-18、圖 4-19 所示，從圖 4-18 的磁滯曲線圖發現金奈米粒子 和金-硫化鎘殼核奈米粒子的記憶窗出現順磁曲線，即是寫入和抹除的方向相反：ㄧ般

而所量測的電性如圖4-18、圖 4-19 所示，從圖 4-18 的磁滯曲線圖發現金奈米粒子 和金-硫化鎘殼核奈米粒子的記憶窗出現順磁曲線，即是寫入和抹除的方向相反：ㄧ般

在文檔中 以金-硫化鎘殼核奈米粒子為懸浮閘極之非揮發性記憶體研究 (頁 37-0)