以金-硫化鎘殼核奈米粒子為懸浮閘極之非揮發性記憶體研究

奈米科技研究所

碩

士

論

文

以金-硫化鎘殼核奈米粒子為懸浮閘極之非揮發性記

憶體研究

Nonvolatile Memory Effect with Au@CdS Core/Shell

Nanoparticles as Floating Gates

研 究 生：姜伯勳

指導教授：許鉦宗 博士

Nonvolatile Memory Effect with Au@CdS Core/Shell Nanoparticles

as Floating Gates

研 究 生：姜伯勳 Student：Bo-Shiun Jiang

指導教授：許鉦宗 Advisor：Jeng-Tzong Sheu

國 立 交 通 大 學

奈米科技研究所

碩 士 論 文

A Thesis

Submitted to Department of Institute Nanotechnology College of Engineering

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master in

Nanotechnology July, 2009

Hsinchu, Taiwan

研究生 : 姜伯勳

指導教授 : 許鉦宗 博士

國立交通大學

奈米科技研究所

摘要

近幾年來以金屬奈米粒子作為記憶體的懸浮閘極已經廣泛地被許多研究團隊作為 研究。比較半導體奈米粒子和金屬奈米粒子兩者，金屬奈米粒子作為懸浮閘極材料選擇 的主要優點是其具有較高的功函數、較多的電荷捕捉狀態等等，故以金屬奈米粒子作為 快閃記憶體的電荷捕捉中心是最佳的選擇之一。 在本篇論文中，製造金氧半電容記憶體元件並利用靜電力方式將化學合成出來的金 奈米粒子和金-硫化鎘核殼奈米粒子自組裝在已修飾上胺基的穿隧氧化層上分別作為記 憶體元件的懸浮閘極。而也比較金奈米粒子與金-硫化鎘核殼奈米粒子懸浮閘極記憶體 的記憶時間和電荷捕捉能力。在記憶時間方面，到了104_{秒後，金-硫化鎘核殼奈米粒子} 元件還剩餘83 %的儲存電荷，而金奈米粒子元件卻只剩餘 36 %的儲存電荷，推測為金-硫化鎘核殼奈米粒子的位能井結構和較大的穿隧位能障所引起。另外，金-硫化鎘核殼 奈米粒子元件的電荷捕捉能力也大於金奈米粒子元件。

Nonvolatile Memory Effect with Au@CdS Core/Shell

Nanoparticles as Floating Gates

Student：B. S. Jiang Advisor：Dr. J. T. Sheu

Department﹙Institute﹚of Nanotechnology

National Chiao Tung University

ABSTRACT

In recent years, metal nanoparticles (NPs) floating gate memory has already attracted a lot of attention by research teams worldwide. The metal nanoparticle owns numerous properties such as high work function and high charge trapping state compared to semiconductor materials; which make it becomes the best candidate materials for charge trapping center in flash memory.

In this thesis, we fabricated metal oxide semiconductor (MOS) memory devices featuring either Au core-only NPs or Au@CdS core/shell NPs within the SiO2 layer.

Self-assembly of the chemically synthesized Au and Au@CdS NPs led to their immobilization onto the amine-terminal modified tunnel oxide. Also, we compared the retention time and charge storage capability of nonvolatile memory devices incorporating floating gates containing Au nanoparticles (NPs) and Au@CdS core/shell NPs. The charge remaining of the Au@CdS NP-based memory device was 83 % at 104 s, compared with 36 % for the Au NP-based memory device, presumably because of the Au@CdS NPs’ quantum well structure and larger tunneling barrier. Moreover, the charge storage capability of the Au@CdS NP-based memory device is higher than that of the Au NP-based memory device.

人生有如過眼雲煙，閉上眼回想起這些年來生活中的點點滴滴，成長

的不僅是知識，也成熟了人格。在此論文即將付梓之時，也意味著我學生

生涯即將結束，人生又將邁向另一階段，心中更是百感交錯，激動不已。

回想起剛來到校園時的期待，以及現在收成的愉悅，這一切都要感謝許多

人對我的提攜與幫忙。

這一路上，首先感謝我的恩師 許鉦宗 教授讓我有機會完成碩士學位，

且在老師不辭辛勞地叮嚀著論文的進度之下，碩士論文終於能夠如期的完

成。也很感謝老師在碩士生涯中悉心的教導使我得以一窺半導體領域的深

奧，因老師不時的提點並引領著我邁入正確的軌道，使我在這些年中獲益

匪淺。老師對學問的嚴謹更是吾輩學習之典範。

感謝實驗室所有的學長，正所謂師父引進門，修行在個人：振嘉學長

讓我深刻初次體驗到科學研究的生活，每當我遇到問題時，也會提供我許

多建議和方向，多虧了他讓我的實驗順利進行，雖然有時蠻兇的，但也因

此讓我注意到很多事；柏鈞學長和皓恆學長不厭其煩的指出我研究中的缺

失，且總能在我迷惘時為我解惑，在我們生活上遇挫折時也不時給大家鼓

舞和建議，並在閒暇之餘帶給我們歡樂，適時扮演著小丑的角色，讓單調

忙碌的生活增添了許多活力和色彩。感謝曾經一起相處過的學長姐子訓、

欣霖、昶龍、弈貞，謝謝在我實驗遭遇難題時，給我適時的意見和啟發；

感謝同窗一起奮鬥兩年的好夥伴盈傑、昭睿、履安、治廷，在這段時間的

同甘共苦之情，更是難以忘懷，不論是在實驗與生活上對我的幫助；也感

謝相處了一年的學弟妹以倫、珊聿、明莉、朝俊這些日子和你們相處，帶

給我歡樂，讓我有源動力可以繼續進行我的實驗；感謝蘇建穎學長在

ALD

實驗上的幫忙，感謝材料所的韋達、阿閔、勇盛給我實驗和研究上的許多

幫忙，使我得以順利地進行我的研究。

最後，我要將此成果獻給我親愛的家人，感謝你們對我的付出，在我

求學過程中給我物質上充裕的支助與精神上的關懷和支持，從不曾間斷

過，沒有你們我也無法達到今日的成就，你們無止盡的付出是我今日能拿

到學位的力量泉源，謝謝你們。另外感謝許多曾經幫助過我的朋友們，因

為有大家的幫助，我才能有今天的成果。

人生是一漫長的道路，隨著歲月的增加和經驗的累積，我們逐漸學會

越來越多事物，在未來的道路上我也將以此段話自許：

中文摘要··· Ⅰ 英文摘要··· Ⅱ 誌謝··· Ⅲ 目錄··· Ⅴ 圖目錄··· Ⅶ 表目錄··· Ⅸ 第一章 緒論 ··· 1 1.1 前言 ··· 1 1.2 研究背景··· 3 1.3 實驗動機 ··· 7 1.4 文獻回顧 ··· 9 1.5 論文架構 ··· 13   第二章 元件之操作機制 ··· 14 2.1 元件寫入與抹除原理 ··· 14 2.2 載子注入機制··· 15 2.2.1 熱電子注入 ··· 15 2.2.2 F-N 穿隧 ··· 16 2.2.3 直接穿隧 ··· 17 2.3 金氧半MOS 電容簡介··· 18 2.3.1 電容-電壓特性曲線 ··· 18 2.3.2 耐用性 ··· 20 2.3.3 記憶時間 ··· 20 第三章 實驗方法與流程 ··· 21 3.1 奈米粒子的製備··· 21 3.1.1 金奈米粒子的合成 ··· 21 3.1.2 金-硫化鎘殼核奈米粒子的合成 ··· 22 3.1.3 金-硫化鎘殼核奈米粒子分析 ··· 23 3.2 奈米粒子的自組裝··· 25 3.3 金氧半(MOS)電容的製作與討論 ··· 26 3.3.1 奈米粒子的沉積 ··· 26

3.3.2 電容元件的製作和分析 ··· 31 第四章 電性量測與討論 ··· 35 4.1 電容量測與分析··· 35 4.1.1 控制氧化層的處理 ··· 35 4.1.2 電容之 C-V 量測和分析 ··· 37 4.2F-N 穿隧的驗證··· 40 4.3 可靠度之量測與分析··· 43 4.3.1 記憶時間(Retention time) ··· 43 4.3.2 耐用性(Endurance) ··· 47 4.4 不同介電層的影響··· 48 4.5 討論 ··· 54 第五章 結論與未來展望 ··· 56 參考文獻··· 59

圖1-1、懸浮閘極元件剖面圖。...2 圖1-2、懸浮閘極元件對電流-電壓曲線。...2 圖1-3、SONOS 非揮發性記憶體漏電示意圖。...3 圖1-4、奈米粒子非揮發性記憶體漏電示意圖。...4 圖1-5、SAM 機制示意圖。 ...5 圖1-6、RTA 奈米粒子形成示意圖。 ...5 圖1-7、金-硫化鎘的殼核奈米粒子示意圖。 ...7 圖1-8、硫化鎘和金兩者的能帶示意圖。...8 圖1-9、Ge/@GeO2的TEM 圖。 ...9 圖1-10、Ge 和 Ge/@GeO2電性比較。...10

圖1-11、Ge 在 HfSiOx中的TEM 圖。 ... 11

圖1-12、三種樣品的△Vth 變化量。 ... 11 圖1-13、不同樣品對記憶時間的效果。...12 圖2-1、懸浮閘極記憶體之操作原理示意圖。...14 圖2-2、熱載子注入熱載子注入機制。...15 圖2-3、F-N 穿隧在 MOS 中的示意圖。...16 圖2-4、電子侷限在氧化矽位能井之中。...17 圖2-5、直接穿隧機制之能帶結構示意圖。...17 圖2-6、不同偏壓下金氧半電容的能帶與電荷分佈。...19 圖2-7、電容電壓曲線上的三種不同狀態區域。...19 圖3-1、金奈米粒子合成示意圖。...21 圖3-2、金-硫化鎘殼核奈米粒子合成示意圖。...22 圖3-3、金-硫化鎘殼核奈米粒子的 XRD 圖。 ... 23

圖3-4、金-硫化鎘殼核奈米粒子之(a) TEM 圖，(b) TEM-EDS 分佈圖，(c) HRTEM 圖。 ...24

圖3-5、金和硫化鎘的自組裝方法。...25

圖3-6、P-type 晶片經過 RCA clean。...26

圖3-7、水平爐管長 Dry oxide 7 nm。...26 圖3-8、在 SiO2試片上沉積APTES。 ...27 圖3-9、自組裝，奈米粒子。...27 圖3-10、金奈米粒子的 SEM 圖。...28 圖3-11、金-硫化鎘奈米粒子的 SEM 圖。...28 圖3-12、XPS 整體掃描的結果圖。 ...29 圖3-13、金奈米粒子試片的 XPS 圖。 ...30 圖3-14、金-硫化鎘奈米粒子試片的 XPS 圖。 ...30 圖3-15、利用 PECVD 疊上 SiO2薄膜。...31

圖3-16、利用 Thermal coater 鍍上鋁電極。...32 圖3-17、奈米粒子電容結構示意圖。...32 圖3-18、金-硫化鎘殼核奈米粒子電容記憶體的 TEM 剖面圖。 ...33 圖3-19、金-硫化鎘電容記憶體的 TEM 局部放大剖面圖。 ...34 圖3-20、電容記憶體元件成品圖。... 34 圖4-1、三組元件在氮氣環境下退火的 I-V 圖。 ...36 圖4-2、三組元件在氮氣和氧氣環境下退火的 I-V 圖。 ...36 圖4-3、對照組的 C-V 圖。...38 圖4-4、懸浮閘極為金奈米粒子的 C-V 圖。...38 圖4-5、懸浮閘極為金-硫化鎘殼核奈米粒子的 C-V 圖。...39 圖4-6、六種不同溫度下的 ln(J)對 E 的圖。 ...42 圖4-7、六種不同溫度下的 ln(J/E2)對 1/E 的圖。 ...42 圖4-8、室溫下金奈米粒子的記憶時間。...44 圖4-9、室溫下金-硫化鎘殼核奈米粒子的記憶時間。 ...44 圖4-10、85℃下金奈米粒子的記憶時間。...46 圖4-11、85℃下金-硫化鎘殼核奈米粒子的記憶時間。...46 圖4-12、金和金-硫化鎘殼核奈米粒子的耐用性。 ...48 圖4-13、控制氧化層為 TEOS 氧化層的 C-V 圖。...49 圖4-14、控制氧化層為 TEOS 氧化層的記憶時間。...49 圖4-15、TEOS 氧化層的金-硫化鎘電容 TEM 剖面。 ...50 圖4-16、TEOS 氧化層的金-硫化鎘電容 TEM 局部放大圖。 ...50 圖4-17、Al2O3氧化層的金-硫化鎘電容 TEM 剖面圖。...51 圖4-18、控制氧化層為 Al2O3氧化層的C-V 圖。...52 圖4-19、控制氧化層為 Al2O3氧化層的I-V 圖。 ...52 圖4-20、金-硫化鎘電容經 700℃退火的 TEM 剖面圖。 ...53 圖4-21、金-硫化鎘電容經 700℃退火的局部 TEM 剖面圖。 ...53 圖4-22、金奈米粒子能帶圖。...55 圖4-23、金-硫化鎘殼核奈米粒子能帶圖。...55 圖5-1、粒徑 9 nm 的金-硫化鎘殼核奈米粒子圖。...58    

表1-1、不同奈米粒子比較和整理。··· 6 表1-2、文獻回顧參數比較和整理。··· 13 表4-1、三組電容記憶體元件的操作條件。 ··· 39 表4-2、金和金-硫化鎘殼核奈米粒子的比較。 ··· 40 表5-1、本實驗的奈米粒子記憶體元件總整理。 ··· 56 表5-2、本實驗元件與文獻回顧之比較。 ··· 57

第一章

緒論

1.1 前言

在積體電路發展中，最受矚目的除了微處理器的邏輯元件外，另一項就是半導體記 憶體。半導體記憶體又可依儲存的資料是否受到供電影響而分成：揮發性(Volatile)與非 揮發性(Non volatile)兩大類。所謂的揮發性記憶體是當除去外部電源之後，儲存在記憶 體中之資料會隨之消失；反之非揮發性記憶體為當資料寫入之後，不論電源供應與否， 可以長時間儲存資料，但是仍然有一定的儲存期限。 此外，在現今的世界裡，機動性與便利性已經成為趨勢。因此行動資訊市場也隨之 快速興起。行動電子產品，如手機、數位相機、電子辭典，與筆記型電腦等等，在市場 上的需求日益增加；而這更造成了非揮發性記憶體漸漸獲得重視。非揮發性記憶體受到 重視的原因誠如上一段之介紹，在於除去電源之後，資料依然可以保存，而這將使得資 料在存取上與攜帶上得到更大的便利性。除此之外，隸屬於非揮發性記憶體的快閃記憶 體(Flash memory)，更具備了可於系統內直接寫入與抹除、非揮發性、耐用性、省電性、 持久性等諸多優點，故成為眾多微電子系統中資料儲存的理想選擇。

快閃記憶體[1]基本上是 EEPROM (Electrically erasable and programmable read only memory)的一種，對於每一個 bit 元件都可以利用電的方式來將電子清除(Erase)和寫入 (Write or Program)到記憶體中。它的方便性因此高於需要利用紫外線(UV)來清除記憶的 EPROM(Electrically programmable read only memory)。

EEPROM 是一種利用懸浮閘極(Floating gate)來儲存電荷，達到記憶效果的一種記憶 體。懸浮閘極被介電質，例如二氧化矽 SiO2 所包圍著，下面的介電層稱為穿隧氧化層

(Tunneling oxide layer)，懸浮閘極上方的介電層稱為控制氧化層(Control oxide layer)。 整個結構如圖1-1，上方有著控制閘極(Control gate)來控制它的電位，電位的改變是利用 懸浮閘極內的電荷量來決定，當電子被注入到懸浮閘極中，會使元件的臨界電壓

狀態稱做〝0〞，也可以稱做〝被抹除(Erased)〞，如圖 1-2。

圖1-1、懸浮閘極元件剖面圖。

1.2 研究背景

在 1967 年時 D.kahng 與施敏教授於貝爾實驗室發明了非揮發性懸浮式閘極記憶體 [3]，而傳統非揮發性記憶體元件的製作過程，是採用高溫爐(Furnace)或快速升溫氧化爐 (RTO)將複晶矽表面直接高溫氧化成長一層氧化膜，由於複晶矽具有晶粒(Grain)構造， 晶粒間存有晶粒界面(Grain Boundary)，電子會沿著 grain boundary 移動而造成漏電。 為了克服此傳統的懸浮式閘極記憶體的問題，因此研發出一種有別於懸浮閘極結構 的SONOS(Silicon Oxide Nitride Oxide Silicon)非揮發性記憶體[4][6]，在此種記憶體的結 構中，因氮化矽(Si3N4)具有捕捉電荷的能力，所以可以做為載子儲存層，但電荷是儲存

在氮化矽之深度位能井，無法像一般懸浮閘極元件般消除，而形成抹除飽和(Erase saturation)，而又因氮化矽的 energy level 太窄(約 1 eV)進而容易導致電荷流失，也會因 氮化矽中若出現一小部分缺陷(Defect)，導致整個懸浮閘極內電荷的流失，如圖 1-3。

圖1-3、SONOS 非揮發性記憶體漏電示意圖。

除了使用氮化矽，奈米粒子(Nanoparticle)也是被許多人拿來當做記憶體的懸浮閘極 層。在西元 1996 年，IBM 的 Tiwari 等人[5]首先發表了矽奈米晶體記憶體(Silicon Nanocrystal Memory)，第一個提出使用奈米微晶粒來控制介電質中電荷儲存點的位置和 分佈；因此構想造就了以奈米粒子為懸浮閘極的非揮發性記憶體在後續的非揮發性記憶 體研究中佔領了重要的一環。 因奈米粒子在懸浮閘極中的是不連續的奈米點，電荷會分別儲存在不同的粒子中， Gat

e

S

_e

－

D

如圖 1-4；又因奈米粒子可以高密度沉積在懸浮閘極上，所以記憶時間(Retention time) 會較好，而電荷儲存原理是利用奈米粒子本身和介電層接面來進行電荷捕捉來儲存電 子，這證明了利用不連續的懸浮閘極去取代連續的懸浮閘極是個改善懸浮閘極記憶體的 方法。 圖1-4、奈米粒子非揮發性記憶體漏電示意圖。 目前的懸浮閘極非揮發性記憶體已有用不同的奈米粒子來作為懸浮閘極，例如：半 導體材料Si[5]、Ge[7]，金屬材料 Au[8]、W[9]，矽化物[10][11]，複合材料 HfAlO[36]。 一般奈米粒子形成方法有很多種，有的是透過化學方式，像是自組裝單分子薄膜法(Self assembled monolayer)，利用共價鍵將小分子結合，而形成大分子，再透過氫鍵、凡得瓦 爾力及其它共價鍵(靜電力、親疏水作用力等)的協同作用，形成完整的大分子，成為複 雜穩定的結構，最後由一個或多個大分子作為結構基石，經多次的重複自組裝過程，排 列成奈米結構如圖 1-5。有的是利用低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition System；LPCVD)、濺鍍(Sputter)或原子層沉積(Atomic Layer Deposition；ALD) 等方法來長出一層奈米薄膜，之後最常將此生長後的奈米薄膜透過快速熱退火爐(Rapid Thermal Annealing；RTA)的方法來形成奈米粒子，如圖 1-6。

Gat

e

圖1-5、SAM 機制示意圖[12]。

圖1-6、RTA 奈米粒子形成示意圖[13]。 RTA

RTA

e-beam evaporation of thin metal film

大小和密度的比較，從表中可發現大多數的奈米粒子皆是利用 RTA 方法來形成，密度 最高能到 1012 尺度的密度，從表中各文獻還可看出經過熱處理之下產生的奈米粒子也都 有大小不易統一控制的問題。 表1-1、不同奈米粒子比較和整理。 NPs Density (No./cm2) Diameter Size Film deposition Method NPs forming Method Reference Si 1X1012 5 nm LPCVD RTA [6] Ge 2X1011 12 nm LPCVD RTA [7] Au 2.54X1012 3 nm Sputter RTA [8] W 5X1011 5 nm Sputter RTA [9] HfAlO 5X1011 10 nm ALD PDA [36]

1.3 實驗動機

本研究採用金奈米粒子為懸浮閘極來製作非揮發性記憶體。其優點是：

(1) 金的功函數(Work function)很大，對於電子來說是很好的捕捉因子(Trap center)，可 以產生很深的位能井(energy well )。 (2) 奈米等級的大小所產生的能階分裂，有利於更多的電子儲存。 (3) 由於因奈米粒子是互相被介電層所隔絕，故當電子流失的時候，並不會有全部同時 流失，因此可提高記憶時間。 此外，在本研究中我們加入硫化鎘(CdS)奈米粒子與金(Au)奈米粒子結合為殼核 (Core-Shell)粒子，即是以硫化鎘包覆著金奈米粒子的形態，金為核心(Core)，硫化鎘為 外殼(Shell)的情況(Au@CdS)，如圖 1-7。由於硫化鎘和金兩者在功函數和能帶上的不同， 如圖 1-8，而產生額外的電荷侷限層(Charge confinement)，希望能以此結構得到較好的 電荷捕捉能力和記憶時間(Retention time)。本研究主要將此殼核粒子當作懸浮閘極應於 非揮發性記憶體上並與金奈米粒子為懸浮閘極的非揮發性記憶體進行比較，希望能獲得 比金奈米粒子更好的電性。 圖1-7、金-硫化鎘的殼核奈米粒子示意圖。

CdS

(1) Tunnel oxide (2) CdS shell (3) Au core (4) Control oxide 圖1-8、硫化鎘和金兩者的能帶示意圖。

Si-sub

Gat

e

(1) (2) (3) (2) (4)

Retention

Erase

Write

1.4 文獻回顧(Paper Review)

在開始實驗之前，我們找了幾篇發表在期刊上且與本研究相關的論文，從論文中也 可以分析了解其實驗步驟流程，參數的定義及量測，並從中比較論文的優缺點，作為本 研究的依據。 第一篇是 2008 Nanotechnology[14]，這篇是第一個以殼核材料為懸浮閘極來製作非 揮發性記憶體的論文，它利用Ge 和 GeO2而形成的殼核結構來作為懸浮閘極，如圖1-9；

將Ge 包覆在氧化鋁(Al2O3)內，以脈衝雷射蒸鍍系統(Pulsed laser deposition；PLD)方法

使Ge 和 Al2O3之間反應產生GeO2而形成Ge/@GeO2的殼核奈米粒子；之後分別比較以

Ge 粒子和 Ge/@GeO2粒子為懸浮閘極的記憶體特性，雖然 Ge/@GeO2粒子密度較低且

粒徑較大，但其電荷捕捉能力和記憶時間皆比Ge 粒子要好，如圖 1-10。

圖1-10、Ge 和 Ge/@GeO2電性比較[14]。

另一篇 2008 IEEE TED[15]，利用三種樣品(SampleⅠ、SampleⅡ、SampleⅢ)分別當 作懸浮閘極來製作記憶體，而其穿隧氧化層和控制氧化層皆是氧化鉿(HfO2)；樣品 1 利

用熱絲化學氣相沉積(Hot-wire chemical vapor deposition；HWCVD)生成 Ge 奈米粒子； 樣品2 則將樣品 1 通入矽烷(Silane)後加熱，形成 HfSiOx覆蓋在Ge 上面形成半殼核結構， 如圖1-11；樣品 3 則先將長好穿隧氧化層的樣品通入矽烷加熱，形成穿隧氧化層上覆蓋 著一層HfSiOx，之後生成Ge 奈米粒子，最後再次通入矽烷加熱，便會形成 HfSiOx包覆 著Ge 的 Ge-Si(Si/HfSiOx)殼核奈米粒子。分析其電性，樣品 1 雖然擁有較大△Vth，因 其奈米粒子與介電層間的缺陷較多，使得捕捉的電荷為三者中最多的，如圖1-12，但將 三者的記憶時間做比較：樣品1 的△Vth 隨著時間增長而漸漸衰減，顯示出其記憶時間 是最差的，而樣品3 的△Vth 隨時間衰減的變化量是三者中最少的，樣品 2 則介於兩者 之間，如圖1-13。故若將 Ge 奈米粒子以殼核方式包覆著，確實可增進其記憶時間。

圖1-11、Ge 在 HfSiOx中的TEM 圖[15]。

圖1-13、不同樣品對記憶時間的效果[15]。 最後一篇 2006 JAP[16]利用金奈米粒子為懸浮閘極製作成電容，而穿隧氧化層和控 制氧化層皆為二氧化矽(SiO2)與本研究結構相似，而其特點是奈米粒子粒徑小、密度高 且氧化層厚度薄，這在元件縮小化與可靠度中是相當重要的。 除了比較製程上的不同，最主要是比較其”記憶體”的優劣，在記憶體的領域裡我們 通常比較： 1. 臨界電壓的變化(ΔVth)，變化越大越好，表示〝0〞和〝1〞更容易分辨 出來。2. 寫入和抹除的電壓，在同樣的臨界電壓變化下，操作電壓越小越好。3. 寫入 和抹除的時間，時間越短表示元件可以操作在更快速的條件下。4. 最後就是記憶時間 (Retention time)和反覆操作次數(Endurance)，記憶時間代表這記憶體元件可以將儲存電 荷保存的能力，因為電荷儲存在浮動閘極層經過一段時間是一定會有電荷經由穿隧或是 熱擾動等各種方法流失掉。因此一般市面的非揮發記憶體的記憶時間都要求在 10 年以 上，也就是 3x108 秒。反覆操作次數(耐用性)則是表示一個記憶體元件的可靠度，寫入 和清除反覆的次數越高，代表這個記憶體元件可靠度高。通常隨著操作次數的增加，會 有氧化層捕捉(Oxide trap)和介面狀態(Interface state)的產生，然後使臨界電壓的變化 (ΔVth)變小。表 1-2 為上述文獻[14,15,16]的整理表格。

表1-2、文獻回顧[14,15,16]參數比較和整理。 Floating gate 15 nm Ge/GeO2 8 nm Ge-Si(Si/HfSiOx) 3 nm Au Density(No./cm2) 1.4x1011 3x1011 2.54x1012

Tunneling layer Al2O3 HfO2 4 nm SiO2 2.5 nm

control layer Al2O3 HfO2 15 nm SiO2 24 nm

Write: Vg= 6 V,1 sec Vg= 8 V,1 sec Vg= 6 V,1 sec

Erase: Vg= -6 V,1 sec Vg= -8 V,1 sec Vg= -6 V,1 sec

ΔVFB 2.74 V 1.8 V 5 V

1.5 論文架構

本論文主要有五大章，第一章為緒論，主要先簡單介紹懸浮閘極的非揮發性記憶 體，再闡述研究背景和實驗動機，最後再與本研究相關的文獻作為依據，可藉此了解實 驗步驟流程、參數的定義和量測。第二章則說明記憶體元件的操作機制和電容記憶體的 介紹。第三章會先介紹本研究的殼核奈米粒子形成方式及其材料分析，接著將此奈米粒 子應用於電容記憶體結構上，並在第四章針對此記憶體元件做一系列的電性分析和討 論；而在本章中還會對不同的介電層所造成的影響作探討。最後在第五章對本實驗的結 果做總結和比較，然後提出了對本研究能改進的方法，期望未來能獲得更佳的元件特性。

元件之操作機制

2.1 元件寫入與抹除原理

圖 2-1(a)是懸浮閘極記憶體的能帶圖。左邊是閘極，中間是懸浮閘極部分，最右邊 是基板，懸浮閘極的兩端二氧化矽絕緣層是為了將電荷侷限在懸浮閘極中。靠近基板端 的氧化層稱為穿隧氧化層(Tunnel oxide)，當寫入或抹除電荷時都必須穿過穿隧氧化層﹔ 而靠近閘極端的氧化層為控制氧化層(Control oxide)，其功用為將電荷侷限在懸浮閘極中 不讓電荷由閘極進出。 首先，介紹懸浮閘極記憶體如何做寫入這個動作。在閘極施給一個正電壓將使得基 板端的能帶圖向上彎曲，此時基板端便開始累積電子，電子受到電場影響開始進行所謂 的穿隧效應(Tunneling Effect)進入我們懸浮閘極中，此即為〝寫入〞的動作，如圖 2-1(b) 所示。電子進入懸浮閘極中會造成電晶體之臨界電壓(Threshold Voltage)的平移。反之， 若在閘極施給一個負偏壓，這將使得基板端的能帶圖向下彎曲，且懸浮閘極的能階高於 基板的能階，此時電荷便從懸浮閘極抹除，電晶體的臨界電壓也就恢復到原來的值，如 圖2-1(c)所示。 (a) (b) (c) 圖2-1、懸浮閘極記憶體之操作原理示意圖。 Sub Floating dot  Sub Gate Sub Gate

C

ox

T

ox Gate

2.2 載子注入機制

當進行寫入這個動作時，載子(電荷)要進入懸浮閘極時必須穿過穿隧氧化層，這個 時候穿隧氧化層的厚度是很重要的關鍵。當穿隧氧化層很厚的時候，我們須使用 Fowler-Nordheim 穿隧(F-N Tunneling)注入或熱電子(Hot electron injection)注入﹔穿隧氧 化層薄的時候，即須使用直接穿隧(Direct Tunneling)的方式寫入電荷。我們將在本小節 對電荷的注入機制做探討。

2.2.1 熱電子注入(Hot electron injection)

熱電子注入(HEI)的機制是相當的簡單去了解，一個電子從接地的汲極(Source)獲得 能量往源極(Drain)移動，當加速電場超過 100 kV/cm，電子就有足夠的能量被控制閘極 (Control gate)改變方向越過二氧化矽的能障(The barrier of the thermal oxide)然後到達懸 浮閘極，如圖 2-2。熱電子注入的特點就是快速，因為這時元件已經操作在飽和區，所 以電子已經被加速到電子在半導體中速度的極限[37]，大約為 107 _{cm/s，這時，再被控} 制閘極吸引上去，相對的就比F-N 穿隧的速度快，時間通常在 1 到 10 微秒(1 ~ 1 μs)， 因此通常用在將電子注入懸浮閘極層。 圖2-2、熱載子注入熱載子注入機制[2]。   

穿隧機制(Tunneling mechanism)是從量子力學中，將邊界條件帶入薛丁格方程式 (Schrödinger equation)中所解出的答案。有別於古典力學的概念，穿隧的電子不需要比位 能障能量高，便有穿過位能障的機率存在，就如同一個人要越過一道高牆，他不需要攀 爬，只要往牆面衝過，他就會穿過那道牆。穿隧機率和位能障的寬度有關，寬度越小， 電子穿隧的機率就會上升，而F-N tunneling 不同於一般的穿遂，就是它會隨著 MOS 操 作的電壓上升，而使測量到的電流上升。在操作在MOS 結構的時候，電極所施加的電 壓會使氧化層的等效寬度變小，如圖2-3，因此電子從矽穿過氧化層的機率就因此上升。 懸浮閘極元件就是利用 F-N 穿隧使源極的電子穿過穿隧氧化層到達懸浮閘極，接著關 閉電壓，電子就會被侷限在由穿遂氧化層和控制氧化層所侷限的位能井內，如圖2-4。 相反的 F-N tunneling 的機制只要將控制閘極施加反向的電壓就可以將浮動閘極中 的電子穿隧到源極。因此利用F-N 穿隧機制，我們可以任意的將電子注入浮動閘極或是 從浮動閘極中排開。不過F-N 穿隧的缺點就是慢，一般所需要的時間從 100 ms 到 1 s， 因此FN 穿隧機制通常用來抹除記憶體的電子。 圖2-3、F-N 穿隧在 MOS 中的示意圖[2]。

圖2-4、電子侷限在氧化矽位能井之中[2]。

2.2.3 直接穿隧(Direct Tunneling)

以上兩種方法就是當穿隧氧化層厚度較厚時寫入的操作方式，雖然利用這兩種操作 方式可以加速電荷的寫入，但也造成了穿隧氧化層的損傷，這將影響這個記憶體的耐用 性。當我們將連續懸浮閘極改成使用不連續時，懸浮閘極中的側向漏電流會被有效抑 制，因為電荷被侷限在不連續的懸浮閘極中。即使在某些區域穿隧氧化層有缺陷造成電 荷流失，但也不會因此造成所有懸浮閘極電荷的流失，所以可以有效降低穿隧氧化層厚 度。降低穿隧氧化層之後，電荷的寫入便不需要操作在高電場，當穿隧氧化層厚度小於 4 nm 時便可以用直接穿隧的方式寫入，如圖 2-5 所示。 圖2-5、直接穿隧機制之能帶結構示意圖。

金屬-氧化物-半導體場效應電晶(Metal-oxide-semiconductor Field-effect Transistor； MOSFET)的心臟是一個稱為 MOS 電容的金屬-氧化物-半導體結構，在本實驗中也以此 金氧半電容結構做為研究來探討。

2.3.1 電容-電壓特性曲線(C-V curve)

對於一個理想的金氧半電容而言，在三種不同偏壓操作下則會有三種不同的狀態出 現，如圖2-6 所示。在這邊以 P 型矽基板的金氧半電容為例，第一種狀態為施加負偏壓 (V<0)於金屬閘極上，此時在氧化物與半導體介面處的能帶將會向上彎曲，且在介面附 近開始感應出一些電洞，並且累積一些電洞，此種情況稱為累積(Accumulation)，量測 所得的電容即等於氧化層的電容。 第二種狀態為開始施加較小的正偏壓(V>0)於閘極上，此時氧化物與半導體介面處 的能帶將會向下彎曲，而多數載子電洞將會形成空乏，此種情況稱為空乏(Depletion)， 量測所得的電容為氧化層電容再串聯一個空乏區電容，故所得的電容值將會隨著較小的 正偏壓變大而逐漸變小。 第三種狀態為隨著施加的正偏壓(V>>0)越來越大，則會使得氧化物與半導體介面處 的能帶更加向下彎曲，使得介面附近不僅會形成空乏區，而且會吸引一些電子過來，當 少數載子電子的數量變得比多數載子電洞的數量還要多的時候，表面則會發生反轉現 象，此種情況稱為反轉(Inversion)，而此時量測所得的電容值隨著頻率的大小而有不同 的表示，若量測的頻率為高頻，所得的電容仍為氧化層電容在串聯一個空乏區電容，並 且因為空乏區的大小已經達到極限，故電容值為定值；若量測的頻率為低頻，此時少數 載子電子與多數載子電洞的複合速率能趕上低頻量測的訊號變化，使得電荷變化發生在 介面附近，故所得電容值則會隨著偏壓越來越大而逐漸變大，最終會等於氧化層的電容 值[17, 18]。三種狀態所對應的電容電壓(C-V)曲線，如圖 2-7 所示。

圖2-6、不同偏壓下金氧半電容的能帶與電荷分佈[17]。

圖2-7、電容電壓曲線上的三種不同狀態區域。 Accumulation 

Inversion  Depletion 

耐用性的意義主要是在測試記憶體元件在經過重複的寫入抹除循環之後，仍可保持 原有特性的能力。一般來檢視耐用性是利用寫入的最高臨界電壓與抹除後的最低臨界電 壓對循環次數的關係。經過多次的寫入抹除循環之後，寫入與抹除的效率均呈現衰退的 現象，寫入的臨界電壓逐漸下降，抹除的臨界電壓逐漸上升，亦即臨界電壓的可調變範 圍變小。若狀況持續惡化，寫入與抹除的狀態將無法被分辨，元件將無法正常工作。對 於寫入與抹除的循環次數，目前一般要求是經百萬次循環之後，高低臨界電壓之間的寬 度仍需維持在可判讀的範圍內。

2.3.3 記憶時間(Retention time)

記憶時間(電荷保存能力)一直是記憶體元件應用上一個被受矚目的焦點，所以非揮 發記憶體的一項基本要求，即是所寫入的資料要能夠長時間的保存著，因此電荷儲存層 一定要被良好的介電層給包覆著，記憶體儲存資料保存能力的定義是指從資料儲存進去 (如儲存在氮化層或奈米粒子中)到無法被判讀出來的時間，一般希望在十年後仍可判讀 出資料。一般而言電荷保存能力和操作速度是兩個互相矛盾的需求‚要是希望元件操作 速度快‚就代表元件容易被電子破壞阻障層而達到欲儲存的介電層‚但如此一來阻障層 就沒有辦法有效地阻止電子的漏電流，而導致記憶時間下降，所以必須有所取捨。

第三章

實驗方法與流程

本研究主軸在探討殼核奈米粒子對記憶體電容的應用，在本章將介紹此研究的實驗 方法和製作流程，包含奈米粒子的製備與自組裝和電容結構的製作。

3.1 奈米粒子的製備

3.1.1 金奈米粒子的合成

本實驗中金奈米粒子的製作[19]，是利用化學還原法(Chemical reduction method)將 四氯金酸(HAuCl4)內的金離子還原成金原子，利用檸檬酸鈉鹽(Sodium citrate)作為還原

劑，將金離子在水溶液中還原成粒徑大小約16 nm 的金奈米粒子，如圖 3-1 所示。首先 取HAuCl4(0.25 mM，100 mL)溶液加熱至沸騰，接著快速加入檸檬酸鈉溶液(0.5 M，200

μL)持續沸騰並均勻攪拌 15 分鐘，之後便會生成金奈米粒子和檸檬酸鹽(Au-Cit)鍵結而 成的膠體溶液(Gold colloid solution)，溶液由沸騰靜置至室溫，方可使用。

 

圖3-1、金奈米粒子合成示意圖。

Au precursor

(HAuCl4)

Sodium citrate _cit -

Citrate

cit

-cit

在合成金-硫化鎘殼核奈米粒子[19]前，首先把半胱氨酸(L-cysteine；Cys)溶液和 Cd(NO3)2以 1：0.5 的莫耳比例混合後，將此混合物攪拌 30 分鐘後，則形成一複合物

cysteine-Cd2+ (Cys/Cd)，再將上一小節合成好的 Au-Cit 膠體溶液(0.25 mM，9 mL)和 Cys/Cd (5 mM，1 mL)混合並攪拌 30 分鐘，使得 Cys 上的胺基(Amine)和金表面產生鍵 結，然後將此鍵結的Au-(Cys/Cd)膠體溶液以去離子水稀釋至整體體積 50 mL 後，放入 壓力鍋在 130℃的環境下密封六小時後使其自然冷卻至室溫，之後把生成的產物 Au@CdS 收集後以轉速 8500 rpm 離心 10 分鐘，最後再用蒸餾水和酒精洗淨去除剩餘的 離子和不純物，如圖3-2。 Hydrothermal 130o_{C – 6Hr} cit -cit -cit -cit -cit -Cysteine/Cd Hydrothermal 130o_{C – 6Hr} cit -cit -cit -cit -cit -Cysteine/Cd cit -cit -cit -cit -cit -cit -cit -cit -cit -cit -Cysteine/Cd 圖3-2、金-硫化鎘殼核奈米粒子合成示意圖。

Cysteine

3.1.3 金-硫化鎘殼核奈米粒子分析

本節將對上一小節所合成出來的 Au@CdS 殼核奈米粒子進行驗證與分析[19]。首先 由X-ray 繞射分析儀(X-ray diffraction；XRD)，如圖 3-3 所示，證明 CdS 為六方纖鋅礦 晶體(Hexagonal wurtzite)結構，而 Au 為面心立方晶體結構。圖 3-4(a)為 Au@CdS 的穿 隧電子顯微鏡(Transmission electron microscopy；TEM)圖，圖中可看出內部的核和外部 的殼有明顯得對比存在，可證明此材料為殼核結構，從圖中並得知Au(核)的粒徑大小大 約為15.7±0.5 nm，CdS(殼)厚度大約為 7.0±1.1 nm，平均 Au@CdS 粒徑大約為 23 nm。 接著，利用TEM 的能量散佈分析儀(Energy dispersive spectrum；EDS)來分析殼核奈米粒 子的元素組成成份，由TEM-EDS 的分佈圖(Elemental Mapping)分析出 Au、Cd、S 三種 元素，故可得知Au@CdS 確實含有此三種元素，如圖 3-4(b)。之後，在圖 3-4(c)中的高 解析穿隧電子顯微鏡(High-resolution transmission electron microscopy；HRTEM)可看出殼 和核間有明顯的晶格條紋(Lattice fringes)存在，在 Au(核)的區域內有著完整的(111)晶格 平面，且平面間的層間距(Interlayer spacing)為 0.24 nm 的面心立方晶體(Face-centered cubic)結構，而在 CdS(殼)的區域內有(002)晶格平面，且平面間的層間距為 0.34 nm 的纖 鋅礦晶體(Wurtzite)結構。

  圖 3-3、金-硫化鎘殼核奈米粒子的 XRD 圖。

  圖3-4(a)、金-硫化鎘殼核奈米粒子的 TEM 圖。     圖3-4(b)、金-硫化鎘殼核奈米粒子的 TEM-EDS 分佈圖。     圖3-4(c)、金-硫化鎘殼核奈米粒子的 HRTEM 圖。

3.2 奈米粒子的自組裝(Self-assembled of NPs)

        我們所使用的奈米粒子有粒徑 16 nm 的金(Au)還有 23 nm 的硫化鎘(CdS)。所使用 的基材是SiO2，也就是在爐管所長出來的穿隧氧化層，而這兩種奈米粒子都不會直接和

SiO2接上。所以我們使用 APTES(3-Aminopropyltriethoxysilane)做為 SiO2和奈米粒子連

接的橋樑[20]。APTES 上面的 OH-會和 SiO2形成共價鍵。而另一端NH2+會使其帶正電。

接下來再利用正負相吸的靜電力，將表面包圍著負電的金和硫化鎘的奈米粒子吸附上 去。帶負電的CdS 外面的 link 為羫基(Carboxyl ion);而 Au 外面 link 為檸檬酸基(Citrate ion)。奈米粒子自組裝示意圖，如圖 3-5 所示。 圖3-5、金和硫化鎘的自組裝方法。  APTES  Au@CdS NPs  SiO2

Substrate

O O O Si NH2 SiO2  Substrate  Carboxyl    Ions  Repulsive 

本節將會詳細介紹整個 MOS 電容元件的製作流程，從奈米粒子的沉積到元件的製 作，最後再以SEM、XPS 和 TEM 進行分析。

3.3.1 奈米粒子的沉積

(1) 用 P-type(100)晶片做 RCA clean 的處理，如圖 3-6。

圖3-6、P-type 晶片經過 RCA clean。

(2) 經過 RCA clean 之後，送進高溫水平爐管 950℃乾式氧化層 7 nm，如圖 3-7。

圖3-7、水平爐管長 Dry oxide 7 nm。

(3) 長完 SiO2後利用n＆k 膜厚測厚儀做確認後破片。

(4) 之後在長完 SiO2的破片上沉積上一層 APTES，沉積方式如下：首先將 SiO2試

片放入UV-ozone 環境下 10 分鐘，使得 SiO2表面形成OH-，這樣有利於 SAM

上APTES，再將此試片放入 10 ml 酒精和 1 ml APTES 的混合溶液下沉積 10 分

P-type Si

鐘，之後將此試片以酒精沖洗吹乾後，在110℃加熱盤上烘烤半小時，使多餘溶 液蒸發，如圖3-8。

(5) 然後將沉積完 APTES 之 SiO2試片分別放入Au 奈米粒子溶液和 Au@CdS 溶液

中，再放入冰箱沉積六個小時。最後將沉積六個小時後的兩種試片取出，再以 去離子水沖洗之，此時我們就分別將Au、Au@CdS 奈米粒子沉積於試片上，如 圖3-9。 圖3-8、在 SiO2試片上沉積APTES。 圖3-9、自組裝，奈米粒子。 我們會使用 SEM 和 XPS 去判斷我們的奈米粒子是否沉積上去。圖 3-10 和圖 3-11 分別為金和金-硫化鎘殼核奈米粒子的 SEM 圖，從放大十萬倍的圖 3-10 中可發現此金奈 米粒子較為小顆且分布密集，而圖3-11 即為較大顆的金-硫化鎘殼核奈米粒子，但分佈 不像金奈米粒子般的密集；另外，從SEM 圖中的座標尺(Scale bar)和奈米粒子數量可算

P-type Si

金大約為8.21×1010 _No./cm2_{，金-硫化鎘大約為 1.25×10}10 _No./cm2_。

圖3-10、金奈米粒子的 SEM 圖。

從 SEM 圖中也可判定出金的粒徑大小約為 16 nm，金-硫化鎘約為 23 nm。 接著我們將沉積完金和金-硫化鎘奈米粒子的試片以 X 光光電子能譜(X-ray photoelectron spectroscopy；XPS)來做成份定性分析，如圖 3-12。圖 3-13 為沉積上金奈 米粒子的XPS 圖，從曲線中可看到有 Au 4f5/2和Au 4f7/2的訊號出現，鍵能(Binding energy) 分別為88 eV 和 84 eV 的金訊號。而圖 3-14 為沉積上金-硫化鎘奈米粒子的 XPS 圖，從 曲線上可看到Cd 3d5/2 和 Cd 3d3/2的訊號出現，鍵能分別為406 eV 和 413 eV 以及 S 的 2p 訊號[21]，不過在 Au 的曲線中卻無明顯的 Au 4f 的訊號出現，推測 Au 被 7 nm 厚的 CdS 所遮蔽，使得金的訊號不夠清晰。 450 400 350 300 250 200 150 100 50 0 0 1000 2000 3000

In

te

n

s

ity

(a

.u

.)

Binding Energy (eV)

Cd Au S Si C   圖3-12、XPS 整體掃描的結果圖。

  92 91 90 89 88 87 86 85 84 83 82 Au 4f_5/2 In ten s ity (a .u .)

Binding Energy (eV)

Au 4f 7/2 圖3-13、金奈米粒子試片的 XPS 圖。 415 410 405 180 175 170 165 160 92 90 88 86 84 82 Int ensit y (a. u .)

Binding Energy (eV)

Cd 3d Int e nsit y ( a . u.)

Binding Energy (eV)

S 2p

In

tensit

y (a. u

.)

Binding Energy (eV)

Au 4f

3.3.2 電容元件的製作與分析

(1) 用 P-type(100)晶片做 RCA clean 的處理，如圖 3-6。

(2) 經過 RCA clean 之後，送進高溫水平爐管 950℃乾式氧化層 7 nm，如圖 3-7。 (3) 長完 SiO2後利用n＆k 膜厚測厚儀做確認後破片。

(4) 之後在長完 SiO2的破片上沉積上一層APTES，如圖 3-8。

(5) 將沉積完 APTES 之 SiO2試片分別沉積Au、Au@CdS 奈米粒子，如圖 3-9。

(6) 將沉積完奈米粒子之試片利用電漿輔助化學氣相沈積(Plasma-Enhanced

Chemical Vapor Deposition；PECVD)疊上控制氧化層 SiO2 45 nm，使奈米粒子上

覆蓋著介電層，如圖3-15。

圖3-15、利用 PECVD 疊上 SiO2薄膜。

(7) 疊完介電層後，以爐管在氮加氧(N2+O2)的環境下退火 500℃ 30 分鐘，目的是為

了修補PECVD 沉積過程中所出現的缺陷、不完整鍵結和晶界(Grain boundary)。

(8) 透過熱阻絲蒸鍍系統(Thermal coater)正鍍鋁電極 200 nm，如圖 3-16。

(9) 用黃光微影製程定義出鋁電極圖形，再利用蝕刻鋁的溶液(蝕刻 Al 溶液 = H2O

+CH3COOH +H3PO4 +HNO3 )，加熱至 60℃後，把鋁蝕刻掉，而受光阻保護的地

(10) 為了要形成歐姆接觸(Ohmic contact)，接著把 P-sub 底部也以熱蒸鍍系統背鍍 上鋁電極200 nm。最後將整個元件放入鋁的燒結爐管(Al-sintering)退火 400℃ 30 分鐘，最後形成如圖3-17 的電容元件。 圖3-16、利用 Thermal coater 鍍上鋁電極。 圖3-17、奈米粒子電容結構示意圖。

P-type Si

P-type Si

為了證明 MOS 電容的結構如製程中所述和證明本實驗的懸浮閘極有金-硫化鎘奈 米粒子，因此將試片研磨出預拍攝的區塊後，放入銅網中，最後再以 TEM 來拍攝橫剖 面結構的影像，如圖3-18、圖 3-19。從圖中得到與前面所討論的結果一樣，金-硫化鎘 奈米粒子被兩層 SiO2 包覆在中間形成懸浮的狀態，我們還可確定沉積後的穿隧氧化層 和控制氧化層厚度分別為7 nm、45 nm。 圖3-18、金-硫化鎘殼核奈米粒子電容記憶體的 TEM 剖面圖。

Si substrate

SiH4 oxide Thermal oxide

Au@CdS~23 nm

圖3-19、金-硫化鎘電容記憶體的 TEM 局部放大剖面圖。 最後製程完的MOS 電容元件成品圖，如圖 3-20 所示，圖中的試片上有著許許多多 的電容記憶體元件，而元件上的鋁電極面積大小為100 μm。 圖3-20、MOS 電容記憶體元件成品圖。

AuNP

CdS shell

第四章

電性量測與討論

前面章節介紹完本實驗的製作方式和要探討的項目，本章節將對實際完成的 MOS 電容記憶體元件做一系列的電性量測、分析和討論。

4.1 電容量測與分析

        本節將對我們在實驗中做的三種不同的電容記憶體元件，其一為懸浮閘極是 16 nm 的金奈米粒子，另一為懸浮閘極是 23 nm 的金-硫化鎘殼核奈米粒子，第三種則是懸浮 閘極內無任何奈米粒子的對照組(Control)，做基本的電性操作量測。

4.1.1 控制氧化層的處理

由於控制氧化層為經由PECVD 製備的 SiH4 oxide 因此會有缺陷或斷鍵的存在，而

這些會使得儲存的電荷受到影響，造成漏電和電性的不佳，因此需要對PECVD 製程所 造成的問題進行修補處理，而熱處理對於這些問題是最好的應用方法，因為缺陷或斷鍵 都是自由能(Free energy)比較高的地方，對熱能的變化會較敏銳，而這些熱能讓缺陷或 斷鍵能夠有足夠動力去修補起來降低其自由能。由於本研究材料金-硫化鎘殼核奈米粒 子不耐高溫，故我們將本實驗的三組元件以500℃的溫度進行修補作用，並分別在兩種 環境下測試： (1) 爐管 500℃ 30 min N2 (2) 爐管 500℃ 30 min N2+O2 之後將熱處理完的結構拿來作 I-V 量測，兩種環境中的整體漏電流量測結果如圖 4-1、圖 4-2 所示。從量測結果可以發現在只通氮氣的環境下其修補作用是較小的，而加 入氧氣後的整體漏電流有明顯地降低，從兩者的電流密度(Current density)來看，三組元 件的電流密度在通 N2+O2 的環境中下降了幾個層級，大約在 10-7 左右；而整體的崩潰 (Breakdown)電壓強度也明顯上升了。          

  圖4-1、三組元件在氮氣環境下退火的 I-V 圖。   圖4-2、三組元件在氮氣和氧氣環境下退火的 I-V 圖。           -30 -25 -20 -15 -10 -5 0 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3 0.01 0.1 1 10 100 Cu rren t de nsit y (A/c m 2 ) Voltage (V) Control Au Au@CdS 40 35 30 25 20 15 10 5 0

N

2

annealing

-30 -25 -20 -15 -10 -5 0 1E-8 1E-7 1E-6 Curr ent densi ty ( A/c m 2 ) Voltage (V) Control Au Au@CdS Electric filed (MV/cm) 40 35 30 25 20 15 10 5 0

N

2

+O

2

annealing

        從實驗過程中進一步來探討爐管在不同條件下退火造成電性上差異的原因，由於控 制氧化層是透過PECVD 來製作的，因此會有許多缺陷存在且在鍵結的部份可能也會有 斷鍵或不飽合鍵的存在，因此必須藉由熱處理的過程來修補結構的不完整，而通入氧氣 後比單純只有通入氮氣漏電還少的原因推測為氧氣可以直接提供氧原子來修補控制氧 化層SiO2，而氮氣則沒有此效果，但至於為什麼通氧氣時還要加入氮氣，是因為氮氣可 以輔助管內的氣流平穩且均勻散佈其中。

4.1.2 電容之 C-V 量測和分析

本小節主要針對電容的磁滯曲線也就是C-V 圖做量測分析。首先要先介紹一下平帶 電壓，其公式如下： ) 1 4 ( '    ox ss ms FB C Q V        其中Q 是等效的固定氧化物電荷，而_ss' _ms則是金屬‐半導體的功函數差。當一個奈米記 憶體電容做出來之後，ms和C 已經是個定值，故對於負的等效固定電荷而言，平帶電ox 壓會往正的方向偏移，因此當Qss改變時會產 VFB的位移。C-V 曲線會隨著氧化物電荷 的參數變化而顯現平行的移動，然而，C-V 曲線會保持與理想特性相同的形狀。由本實 驗量測的結果如圖 4-3、圖 4-4、圖 4-5。以純氧化層電容作為對照組(Control)，與其它 兩組比較可發現，含有奈米粒子的電容曲線皆往右偏移，故可推測我們的金奈米粒子和 金-硫化鎘殼核奈米粒子在電荷捕捉時主要是捕捉負電荷‐電子。如此也可證明金奈米粒 子和金-硫化鎘殼核奈米粒子的電容記憶體元件是可以儲存電荷的，若是懸浮閘極含有 奈米粒子的電容結構無法儲存電荷的話，那它們的C-V 曲線將會跟對照組的曲線一樣， 不會產生偏移的情況。從圗中可看出在施加(Stress)35V 電壓且經過  +5~-5 之間的掃描 (Sweep)下，可發現對照組是無記憶窗(Memory window)的，即 ΔVFB≒0 V，金奈米粒子 大約可以開1 V 的記憶窗，即 ΔVFB≒1 V，而金-硫化鎘殼核奈米粒子大約可開 2 V 的 記憶窗，即ΔVFB ≒2 V。操作條件如表 4-1 所示。 

圗4-3、對照組的 C-V 圖。 圗4-4、懸浮閘極為金奈米粒子的 C-V 圖。 -5 -4 -3 -2 -1 0 1 2 3 4 5 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 Write Erase C/Cox Voltage (V)

Control

ΔV

FB

= 0V

-5 -4 -3 -2 -1 0 1 2 3 4 5 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 Write Erase C/C o x Voltage (V)

Au

ΔV

FB

= 1V

-5 -4 -3 -2 -1 0 1 2 3 4 5 0.0 0.2 0.4 0.6 0.8 1.0 C/Cox Voltage (V) Write Erase

Au@CdS

圗4-5、懸浮閘極為金-硫化鎘殼核奈米粒子的 C-V 圖。 表4-1、三組電容記憶體元件的操作條件。 根據圖4-3~圖 4-5 可以推論並計算一個奈米粒子所帶的電荷，此時利用下列的公式 (4-2)來算出我們電容每平方公分所帶的電荷總量再利用從 SEM 所擷取的圖片中所估計 到的奈米粒子密度即可得到每一個奈米粒子所捕捉電荷的能力。 

)

2

4

(

V

)

Q

C

(

N



ox





_FB



        Metal gate Al

Tunneling layer SiO2 7 nm

Control layer SiO2 45 nm

Write Vg= 35 V, 3 sec

Erase Vg= -35 V, 1 sec

Cox=6.64×10-8 (F/cm2) ΔVFB：金 ≒1 V、金-硫化鎘 2 V≒ 奈米粒子密度：金~8.21×1010 _No./cm2_{，金-硫化鎘~1.25×10}10 _No./cm2_。 結果可得每一個金奈米粒子能儲存大約6 個電荷，而每一個金‐硫化鎘奈米粒子則能儲 存大約67 個電荷，如表 4-2。         表 4-2、金和金-硫化鎘殼核奈米粒子的比較。  Au Au@CdS ΔVFB 1V 2V Density (No./cm2) 8.21x10 10 _1.25x1010

Stored charges 6 e-/No. 67 e-/No.

 

4.2 F-N 穿隧的驗證

為了驗證電荷是以什麼形式進入到本論文所製作的懸浮閘極位能井內。由於穿隧電 流的萃取在量測上有其困難度，無法用整個電容結構去做這方面的驗證，原因其實很直 觀，這是因為厚度太厚穿隧電流的取得會更加困難，因穿隧電流是伴隨著能帶的彎曲 (Band bending)而產生，所以厚度越大就需要更大的電壓去扭曲，造成判讀上容易出現不 一致，另一方面當夾層過多時所得到的電流可能會有其他機制參與其中，例如Hopping conduction、Frankel-Pool conduction 等。因此為了驗證實驗中的電容是採用 F-N 機制來 讓電荷移動並儲存，故採用了典型的MOS 結構：基材為 P-sub，中間氧化層經由 n&k 膜 後測厚儀推算為7 nm，金屬則為鋁電極 200 nm。再將此元件拿去做 I-V 的量測並且使 用可變溫量測系統，使用六種不同的溫度300 K、310K、320K、330K、340K、350K，

來看溫度對於電流是否有影響。將電流密度(J)取 ln 對電場(E)做圖可以明顯發現電流值 在大約10 MV/cm 時便會開始出現大電流，這和實驗經驗所得到 SiO2在10 MV/cm 時有 穿隧電流的現象一致[22]，如圗 4-6 所示。         取樣六種不同溫度的原因是因為穿隧電流不會隨著溫度變化而改變，因此利用 F-N 穿隧的公式來進一步處理我們的數據，其公式如下[23, 24]： ) 3 4 ( exp 2 _{ }       E E J     移項取ln：

 

(4 4) ln ln ₂        E E J _    最後可得兩者的正比關係：  ) 5 4 ( 1 ln ₂       E E J   參數α、β 分別可求出為： ) 6 4 ( ) ( 10 83 . 6 3 2 4 7 1/2 3/2 3 *     B ox _B m m q m       ) 7 4 ( 1 10 54 . 1 16 6 2 3      B ox B m m q          m：自由電子質量。 mox：電子在二氧化矽能隙中的有效質量。 B:：電子注入介面的能障高，單位為 eV。 由4-5 式，將 ln       2 J E 對 E 1 作圖，看圖形是否為一直線來判斷是否為F-N 穿隧。 而在圗4-7 可以明顯看到六條一致的直線，而這個範圍便是 F-N 穿隧機制的範圍，所以 間接證明本研究的電容是操作在 F-N 穿隧的機制下。然後由圗 4-7 所 Fitting 出來的公 式萃取出斜率349 即為 β 值，截距 15 即為 ln(α)值，從這兩數字可求出參數 α、β 分別為 9.4×10-7_{、349，最後可求出鋁和二氧化矽之間的能障高} B≒3.9 eV 與實際值 3.3 eV 有些 許差距，推測應是實驗中的誤差所造成[25]。

圗4-6、六種不同溫度下的 ln(J)對 E 的圖。 0.06 0.07 0.08 0.09 0.10 0.11 -22 -20 -18 -16 -14 -12 ln (J/E 2 ) (A /V 2 ) 1/E (cm/MV) 300K 310K 320K 330K 340K 350K Linear fit Y= -349X+15   圗4-7、六種不同溫度下的 ln(J/E2)對 1/E 的圖。 0 2 4 6 8 10 12 14 1E-7 1E-6 1E-5 1E-4 1E-3 0.01 Curr ent de nsit y ( A/cm 2 ) Electric field (MV/cm) 300K 310K 320K 330K 340K 350K Al/P-Si/SiO₂ 7 nm/Al

4.3 可靠度之量測與分析

4.3.1 記憶時間(Retention time)

        記憶時間一直是記憶體元件應用上最重要的參考能力之ㄧ，因為非揮發記憶體的基 本要求，即是所寫入的資料要必須能夠長時間保存，也就是我們將電荷困在奈米粒子中 來維持△VFB的值，維持邏輯上〝1〞和〝0〞的判讀能力。  我們量測的方法如下：  1. 找出 C-V 曲線中的沒有開記憶窗的 Sweep 讀取電壓(+5V~-5V)確認其狀態不會造成 電荷的捕捉。 

2. 給一 Stress 電壓(+35 V 3sec、-35 V 1sec)，確認此電壓會使奈米粒子記憶體元件產生 寫入或抹除的狀態。  3. 施加一寫入電壓+35 V 3sec 後，進行量測。  4. 每隔一段時間對記憶體進行讀取動作，量測時間通常為 104_秒。  5. 將第三步驟改為抹除電壓-35 V 1sec 後，進行量測。  6. 每隔一段時間對記憶體進行讀取動作，量測時間通常為 104_秒。          本小節分別對兩種不同懸浮閘極條件的記憶體量測記憶時間，分別為金奈米粒子和 金‐硫化鎘殼核奈米粒子，如圖 4-8、圖 4-9 所示。從這兩張圖中可以明顯看到單獨只有 金奈米粒子的記憶時間是相當短的，從一開始的1.1 V 記憶窗經過 100 秒時便開始逐漸 衰減，到了104_{秒後只剩下0.4 V 的記憶窗，估算最後只剩下 36 %的電荷被儲存著；而} 當我們將金外圍包覆上硫化鎘形成金‐硫化鎘殼核奈米粒子後，它的記憶窗由一開始的 1.7 V 經過 104_{秒後還留有1.4 V 的記憶窗且記憶窗的衰減程度不大，而最後電荷還剩下} 83 %被儲存著。從兩者的記憶時間在室溫下的量測結果可以證明金‐硫化鎘殼核奈米粒 子的記憶時間是兩者中最佳的。               

  圗4-8、室溫下金奈米粒子的記憶時間。 圗4-9、室溫下金-硫化鎘殼核奈米粒子的記憶時間。 1 10 100 1000 10000 -0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.2 Fl at -band volt age,V fb (V ) Retention time (s) Write: +35 V, 3s Erase: -35 V, 1s

ΔV~1.7

ΔV~1.4

(83%)

1 10 100 1000 10000 -0.8 -0.6 -0.4 -0.2 0.0 0.2 0.4 Write: +35 V, 3s Erase: -35 V, 1s Fl at -band volt age, Vf b ( V ) Retention time (s) △V~1.1 V △V~0.4 V

(36％)

        雖然以上量測所得到的儲存效率似乎不錯，但一般記憶體並不會只運作在室溫條件 下，也有可能運作在較高溫度的環境下，且為了判定本研究之奈米粒子懸浮閘極記憶體 的記憶時間是否會因高溫而繼續維持著與室溫相似的儲存效率，故我們將進行升溫量 測；將量測機台的載臺(Chunk)溫度升至 85℃後，分別對金奈米粒子和金‐硫化鎘殼核奈 米粒子兩種不同懸浮閘極的記憶體進行記憶時間的量測，而量測方式和操作條件皆與室 溫下相同。          在 85℃下的量測結果如圖 4-10、圖 4-11 所示。從量測結果可看出金奈米粒子記憶 體從一開始的0.8 V 記憶窗，隨著時間逐漸驟減至無法判讀記憶效應的圖形，故升溫後 的金奈米粒子記憶體記憶時間是非常不理想的；而金‐硫化鎘殼核奈米粒子記憶體的記 憶窗則由初始的1.9 V 經過 104_{秒後漸漸衰減至1.0 V，而最後電荷還剩下 53 %被儲存著。} 綜合以上在室溫和 85℃下的量測結果發現：在高溫下兩者的記憶時間在電子端和電 洞端皆有衰減的情況發生，但電子端衰減的程度卻大於電洞端的衰減程度，推測是因在 高溫下電子獲得較大的動能且電子的有效質量小於電洞的有效質量，故電子在此狀態下 有較大的機率能穿隧其位能障而導致漏電，即其儲存之電荷流失；而金奈米粒子記憶體 因其位能障的物理厚度比起額外被硫化鎘包覆的金‐硫化鎘殼核奈米粒子記憶體還小許 多，且在初始的高電壓寫入抹除下，兩者的位能障物理厚度已產生些許缺陷，故最後在 升溫的量測下，兩者的記憶時間皆比室溫量測還遜色許多。但從兩種不同溫度的量測結 果，皆可證明金‐硫化鎘殼核奈米粒子記憶體的記憶時間是兩者中最佳的。

1 10 100 1000 10000 -0.8 -0.7 -0.6 -0.5 -0.4 -0.3 -0.2 -0.1 0.0 0.1 0.2 0.3 0.4 0.5 Flat -band volt age,Vf b (V) Retention time (s) Write: +35 V, 3s Erase: -35 V, 1s   圗4-10、85℃下金奈米粒子的記憶時間。   圗4-11、85℃下金-硫化鎘殼核奈米粒子的記憶時間。 1 10 100 1000 10000 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 Fl at -b and vol tage, V fb ( V ) Retention time (s) Write: +35 V, 3s Erase: -35 V, 1s ΔV~1.9 V ΔV~1.0 V

(53%)

4.3.2 耐用性(Endurance)

耐用性對記憶體元件可靠度(Reliability)來說是個重要依據，因為它關係到一個元件 反覆寫入抹除使用後的壽命，即是元件要能經起多次的反覆操作，量測的方法如下： 1. 找出 C-V 曲線中的沒有開記憶窗的 Sweep 讀取電壓(+5V ~ -5V)確認其狀態不會造成

電荷的捕捉。 

2. 給一 Stress 電壓(+35 V, 3sec、-35 V, 1sec)，確認此電壓會使奈米粒子記憶體元件產生 寫入或抹除的狀態。  3. 施加寫入電壓+35 V, 3sec 後，進行量測。  4. 每隔一段次數後，對記憶體進行讀取動作，量測次數通常為 104_次。  5. 將第三步驟改為抹除電壓-35 V, 1sec 後，進行量測。  6. 每隔一段次數後，對記憶體進行讀取動作，量測次數通常為 104_次。  由圖 4-12 我們發現金‐硫化鎘殼核奈米粒子這組隨著寫入與抹除次數越多，其記憶 窗也越來越大，推測可能是由於元件的寫入電荷大於抹除電荷造成奈米粒子中的電荷並 未抹除乾淨，因此每寫入抹除一次便造成電荷累積，則記憶窗逐漸變大；也有可能是因 為在大電壓操作下造成金‐硫化鎘和二氧化矽的接面(Interfacce)或金和硫化鎘的接面產 生缺陷而再度造成電荷的捕捉(Trap)。從圖 4-12 中，金奈米粒子這組則是隨著寫入抹除 次數增多，記憶窗口逐漸縮小，到了寫入抹除次數104_{次時記憶窗口小於0.1 V，推測是} 因操作電壓過大使得金和二氧化矽的接面和二氧化矽本身在反覆操作下產生許多缺 陷，而這些缺陷會使得電荷流失導致記憶窗逐漸衰減，且金奈米粒子這組在懸浮閘極中 所跨的壓降又比金‐硫化鎘奈米粒子大，所以耐用性會比金‐硫化鎘奈米粒子還不理想。 一般非揮發性記憶體之耐用性測試都可以到達104_{次左右，所以我們元件的耐用性是非} 常不理想的。通常耐用性的優劣取決於穿隧氧化層的品質，假如穿隧氧化層太薄或是品 質不好皆容易在電壓的反覆操作下導致漏電，而影響記憶體元件的耐用性。我們推測元 件耐用性不理想的主要原因為操作電壓過高所引起。

  圗4-12、金和金-硫化鎘殼核奈米粒子的耐用性。 

4.4 不同介電層的影響

本節將探討將控制氧化層的SiH4 oxide 換成其它不同介電層所造成的影響。本實驗

分別以TEOS(Tetraethyl orthosilicate) oxide 和高介電常數(High-K)的氧化鋁(Al2O3)兩種

介電層做為控制氧化層來探討。

第一種是由 PECVD 所沉積出來的 TEOS oxide 其品質會比同樣也是用 PECVD 沉積 的SiH4 oxide 還要好，因 TEOS 的氧化層比 SiH4氧化層所含的缺陷(Defect) 較少，故所

量測出來的電性較好，如圗4-13、圗 4-14 所示。從圗 4-13 可發現懸浮閘極為金-硫化鎘 殼核奈米粒子記憶窗大約有2.5 V、金奈米粒子大約有 1.2 V、對照組為 0 V，寫入和抹 除電壓為±30 V 比本研究的操作電壓要小，因所沉積的 TEOS 氧化層厚度大約為 35 nm 比本研究的45 nm 少 10 nm，所以操作電壓也相對減少；本研究的 SiH4 oxide 若低於 40 nm 則會有漏電情形發生，故需沉積較厚的控制氧化層。圗 4-14 的兩者記憶時間也顯示 出懸浮閘極為金-硫化鎘殼核奈米粒子電性也是比金奈米粒子要好。 100 101 102 103 104 0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 Write: +35 V, 3s Erase: -35 V, 1s Au Fl at -ban d vol tag e shi ft ,  V fb (V) Stress cycles Au@CdS

-4

-2

0

2

4

0.0

0.2

0.4

0.6

0.8

1.0

24 26 28 30 32 0 1 2 3 Au Control Au@CdS NPs Gate Voltage (V) Capa cita nce

(

C/ C ox

)

Gate Voltage (V) Control Au NPs Au@CdS NPs  VFB (V) P/E = 30/-30 V 圗4-13、控制氧化層為 TEOS 氧化層的 C-V 圖。   1 10 100 1000 10000 0 20 40 60 80 100 -4 -2 0 2 4 10.0n 20.0n 30.0n 40.0n 50.0n 60.0n 70.0n Ca p ( F/ c m 2) Gate Voltage (V) +V~ -V -V ~ +V Cha rge r e ma in (%) Time (s) Au Au@CdS Write/Erase voltage :30 V 1S 圗4-14、控制氧化層為 TEOS 氧化層的記憶時間。

可發現懸浮閘極的金-硫化鎘殼核奈米粒子上半層的硫化鎘被削掉一半，推測是沉積 TEOS oxide 的電漿瓦數較高所以將上半層的硫化鎘削掉，形成只有半殼核的形貌。

圗4-15、TEOS 氧化層的金-硫化鎘電容 TEM 剖面圖。

  圗4-16、TEOS 氧化層的金-硫化鎘電容 TEM 局部放大圖。 

第二種是以原子層化學氣相沉積系統(Atomic layer chemical vapor deposition；ALD) 來沉積高介電常數的Al2O3氧化層，也分別以金奈米粒子、金-硫化鎘殼核奈米粒子為懸 浮閘極和對照組來製作電容記憶體元件，金-硫化鎘殼核奈米粒子元件的 TEM 剖面圖如 圖4-17 所示。 圗4-17、Al2O3氧化層的金-硫化鎘電容 TEM 剖面圖。 而所量測的電性如圖4-18、圖 4-19 所示，從圖 4-18 的磁滯曲線圖發現金奈米粒子 和金-硫化鎘殼核奈米粒子的記憶窗出現順磁曲線，即是寫入和抹除的方向相反：ㄧ般 正常操作下的電荷是由穿隧氧化層進入懸浮閘極後被捕捉，而控制氧化層主要為阻擋作 用故又稱阻擋氧化層(Blocking oxide)，電荷並不會從控制氧化層進出；但若控制氧化層 缺陷太多導致其無阻擋作用，則電荷也會從控制氧化層進出，就變成電荷從電極(Gate) 處進到控制氧化層內(Gate injection)[26]，此時便會使記憶窗出現順磁曲線。從圖 4-19 可發現三組元件的漏電情形十分嚴重，針對沒有懸浮閘極的對照組漏電情形來看，可推 測出：造成此順磁曲線即為控制氧化層所造成的漏電而導致。

-4 -2 0 2 4 0.0 1.0x10-8 2.0x10-8 3.0x10-8 4.0x10-8 5.0x10-8 6.0x10-8 7.0x10-8 8.0x10-8 Write: +10V, 1s Erase: -10V, 1s Capacitance (F) Voltage (V) Control Au Au/CdS Write Erase   圗4-18、控制氧化層為 Al2O3氧化層的C-V 圖。 -14 -12 -10 -8 -6 -4 -2 0 10-8 10-7 10-6 10-5 10-4 10-3 10-2 Cur rent densit y (A/cm 2 ) Voltage (V) Control Au Au@CdS   圗4-19、控制氧化層為 Al2O3氧化層的I-V 圖。

雖然是以 ALD 所生成的控制氧化層，但 Al2O3氧化層因材料本身缺陷很多必須經 由高溫的退火處理[27, 28]，而通常處理溫度皆是在高於 600℃的環境下，故本實驗將我 們的金-硫化鎘殼核奈米粒子電容記憶體元件經 700℃的退火處理後並拍攝 TEM 剖面 圖，其元件的TEM 圖，如圖 4-20 所示，將座標尺放大至 10 nm 時，則如圖 4-21 所示。 圖4-20、金-硫化鎘電容經 700℃退火的 TEM 剖面圖。     圖4-21、金-硫化鎘電容經 700℃退火的局部 TEM 剖面圖。