第四章 電性量測與討論
4.4 不同介電層的影響
圗4-12、金和金-硫化鎘殼核奈米粒子的耐用性。
4.4 不同介電層的影響
本節將探討將控制氧化層的SiH4 oxide 換成其它不同介電層所造成的影響。本實驗 分別以TEOS(Tetraethyl orthosilicate) oxide 和高介電常數(High-K)的氧化鋁(Al2O3)兩種 介電層做為控制氧化層來探討。 Flat-band voltage shift,V fb (V)
Stress cycles Au@CdS
-4 -2 0 2 4
Gate Voltage (V)
Capacitance
(
C/C ox)
Gate Voltage (V) Control
1 10 100 1000 10000
0
Gate Voltage (V) +V~ -V
-V ~ +V
Charge remain (%)
Time (s)
Au
Au@CdS Write/Erase voltage :30 V 1S
圗4-14、控制氧化層為 TEOS 氧化層的記憶時間。
可發現懸浮閘極的金-硫化鎘殼核奈米粒子上半層的硫化鎘被削掉一半，推測是沉積 TEOS oxide 的電漿瓦數較高所以將上半層的硫化鎘削掉，形成只有半殼核的形貌。
圗4-15、TEOS 氧化層的金-硫化鎘電容 TEM 剖面圖。
圗4-16、TEOS 氧化層的金-硫化鎘電容 TEM 局部放大圖。
第二種是以原子層化學氣相沉積系統(Atomic layer chemical vapor deposition；ALD) 來沉積高介電常數的Al2O3氧化層，也分別以金奈米粒子、金-硫化鎘殼核奈米粒子為懸 浮閘極和對照組來製作電容記憶體元件，金-硫化鎘殼核奈米粒子元件的 TEM 剖面圖如 圖4-17 所示。
圗4-17、Al2O3氧化層的金-硫化鎘電容 TEM 剖面圖。
而所量測的電性如圖4-18、圖 4-19 所示，從圖 4-18 的磁滯曲線圖發現金奈米粒子 和金-硫化鎘殼核奈米粒子的記憶窗出現順磁曲線，即是寫入和抹除的方向相反：ㄧ般 正常操作下的電荷是由穿隧氧化層進入懸浮閘極後被捕捉，而控制氧化層主要為阻擋作 用故又稱阻擋氧化層(Blocking oxide)，電荷並不會從控制氧化層進出；但若控制氧化層 缺陷太多導致其無阻擋作用，則電荷也會從控制氧化層進出，就變成電荷從電極(Gate) 處進到控制氧化層內(Gate injection)[26]，此時便會使記憶窗出現順磁曲線。從圖 4-19 可發現三組元件的漏電情形十分嚴重，針對沒有懸浮閘極的對照組漏電情形來看，可推 測出：造成此順磁曲線即為控制氧化層所造成的漏電而導致。
-4 -2 0 2 4
Write: +10V, 1s Erase: -10V, 1s
Capacitance (F)
Current density (A/cm2 )
Voltage (V)
雖然是以 ALD 所生成的控制氧化層，但 Al2O3氧化層因材料本身缺陷很多必須經 由高溫的退火處理[27, 28]，而通常處理溫度皆是在高於 600℃的環境下，故本實驗將我 們的金-硫化鎘殼核奈米粒子電容記憶體元件經 700℃的退火處理後並拍攝 TEM 剖面 圖，其元件的TEM 圖，如圖 4-20 所示，將座標尺放大至 10 nm 時，則如圖 4-21 所示。
圖4-20、金-硫化鎘電容經 700℃退火的 TEM 剖面圖。
圖4-21、金-硫化鎘電容經 700℃退火的局部 TEM 剖面圖。
件經由高溫700℃退火後，懸浮閘極內的金和硫化鎘皆有擴散的現象(Diffusion)發生，原 本包覆著金的硫化鎘殼層在高溫下變成非殼核奈米粒子的結構，推測在高溫時會使金和 硫化鎘的鍵結發生變化，造成金和硫化鎘往氧化層處擴散。
在第一種條件的TEOS 氧化層下，雖然懸浮閘極為半層硫化鎘的半殼核奈米粒子，
但其所表現出來的電性還是比金奈米粒子要好，而且整體電性而言也比本研究的 SiH4
oxide 氧化層要佳；而第二種條件的 Al2O3氧化層，因高介電常數材料有降低操作電壓的 功能，不過卻需要在適當的退火溫度及退火環境下進行高溫的退火處理後，才可減少材 料本身所具有的缺陷，且若控制氧化層為高介電常數材料，其元件操作機制也會與本研 究的FN 穿隧機制有所不同[29, 30, 31]。故最後本研究採用了能保有完整的金-硫化鎘殼 核奈米粒子為原則的SiH4 oxide 氧化層做為控制氧化層。