§ 第四章 管線式類比數位轉換器子電路設計

圖 4.1 取樣保持電路架構示意圖

圖 4.2 取樣保持電路的時脈操作示意圖

圖 4.2 為取樣保持電路的時脈操作圖。由時脈操作圖來分析取樣保持電路的 工作原理，取樣保持電路可分為兩個不同的模式。這兩種模式的工作狀態以及電 路特性都不同，因此分別討論。第一個為取樣模式，如圖 4.3 所示。在取樣模式，

運算放大器無任何動作。首先， 先開啟使得運算放大器兩端短路在一起，這 個動作是為了平衡兩端節點上的電荷，使得取樣的誤差降低。由於在運算放大器 的輸入端，仍有寄生電容和輸入電容的效應，在前一個狀態下，可能因為分壓、

電荷注入等非理想因素造成運算放大器兩端有電荷的堆積造成電壓差，因此在進 入取樣的狀態前，要先把兩端電荷平均，使其條件相同。接下來 開啟，使得 運算放大器進入工作區，用意在使運算放大器提前進入工作區內，等到下一個模 式要使用到運算放大器時，不需要等待運算放大器由非工作區進入工作區的時 間，可以使轉態的瞬間更加迅速。最後， 開啟後，此時電容兩端形成了電位差，

開始對取樣電容充電或是放電，因此取樣電容將輸入信號複製下來。相同的，由 於 最先開啟，因此最早關閉。接下來是 關閉，此時運算放大器的兩個輸入 端為浮接的狀態，理論上不會有電荷的流動，這也表示此時電容器取樣不再採樣 輸入信號，此目的在於接下來的開關 關閉時，因為運算放大器的輸入端為浮接

Seq

S

2

S

1

Seq

S

₂

S

1

的狀態，因此可以避免開關電荷注入的效應和時脈饋入的效應。

圖 4.3 取樣模式示意圖

接下來推導取樣模式狀態下的時間常數，單端的取樣模式時間常數可表示 為：

1 2

( ^S

sample RON RON ) C

τ = + ⋅ (4.1)

且時間常數τ_sample理論上必須小於¹

2LSB，如式 4.2 所示 1 1

2 2

s sample

t

error n

V

=

e

^−τ < ⋅ (4.2) 因此由 4.2 式可以推導出開關的大小。

第二種模式為保持模式，如圖 4.4 所示。由取樣保持電路時脈操作圖可知，

在取樣模式結束後，開始進入保持模式。在保持模式下，運算放大器開始工作。

在進入保持模式瞬間，運算放大器輸出端的負載電容存在前一個保持模式的電 壓，因此運算放大器的輸入端在此瞬間，會有很大的電位差出現，使得運算放大 器進入迴轉(Slew)的狀態，運算放大器急速的對輸出負載電容充電或放電。大信 號動作結束後，接下來小信號開始動作。小信號抖動(Settling)跟運算放大器的內 部特性有關，在第三章已經提過，在此不在論述。最後在保持模式結束前，運算 放大器收斂到精確的電壓值，然後送到下一級的電路做信號的處理。

圖 4.4 保持模式示意圖

分析取樣保持電路在保持模式下的轉移函數和時間常數，可以用等效模型來 簡化。圖 4.5 所示，為取樣保持電路在保持模式下的等效電路圖。利用克西荷夫 電流定律可以得到式 4.3：

( )

1 //

S X out out

m X out

1

S L

V V V V

G V

s C R s C

+ −

= +

⋅ ⋅

(4.3)

化簡可得式 4.4：

( _{S X out}) _{S m X out}( 1 _L

out

V V V sC G V V C

+ − ⋅ = + R + ) (4.4) 再利用留經

C 的電流可以得到：

_in

(4.5)

1

out S

X

in S

V V

V C

C

= − +

(4.6) 1

1

X X S out

S in

V V V V

s C s C

⋅ + + =

⋅

⋅

最後將式 4.6 帶入式 4.4 後，化簡後可得式 4.7：

( )

out out in S m out S

S out S in L S L in m out S S in

V R sC C G R C

V R C C C C C C s G R C C C

⋅ ⋅ + ⋅ ⋅

= + + ⋅ + ⋅ + + (4.7) 在此假設

G

_m

R

_out ⋅

C

_S >>

C

_S +

C

_in，因此可簡化為

( )

out in S m S

S S in L S L in m

V sC C G C

V C C C C C C s G C

⋅ + ⋅

= + + ⋅ + ⋅ _S (4.8) 最後可以得到時間常數為：

S in L S L in

hold

m S

C C C C C C τ = ⁺G C ⁺

⋅ (4.9) 因此可以從式 4.9 可以得到取樣電容、負載電容、輸入電容以及運算放大器電導 的關係。

圖 4.5 保持模式之等效電路示意圖

接下來考量開關的選擇。開關大小以及種類的選擇，也是相當重要的一個關 鍵。由於開關是由電晶體來實現，當開關打開時，電晶體開啟於線性區，因此可 視為一個線性電阻。在理想上，開關的開啟電阻要越小越好，這樣才會使得開關 的兩端，也就是電晶體兩端的跨壓最小化。根據以上推導在取樣模式和保持模式 下的時間常數，可以推估開關的大小。使用越大長寬比的開關，可以使得開關的 開啟電阻越小，越接近理想的情況。當開關關閉時，堆積在電晶體通道內的電荷，

會因為閘極端電壓下降為零，導致電荷往兩端流出，這就是所謂的電荷注入效 應。因此使用長寬比越大的電晶體，所造成電荷注入的效應就越大，使得在高精 確度的電路上，導致很大的誤差，進而造成整體的精確度下降。一般開關的種類 有：NOMS 開關、POMS 開關、COMS 傳輸匣。圖 4.6 為常用三種開關其開啟電 阻對輸入電壓之關係圖，在工作範圍內 CMOS 傳輸匣的開啟電阻變動最小，也

因此最適用於離輸入端最接近的 開關。此外 CMOS 傳輸匣對於抑制通道電荷 注入效應也有很好效果，並且對於處理通過開關信號的範圍，比起 NOMS 開關 和 POMS 開關來的大，較不會失真。其他對輸入信號變動較不靈敏的開關，可 以選用較面積較小的 NMOS 或 PMOS 開關來替代。在 CMOS 傳輸閘的比例上的 考量，由於 NOMS 和 POMS 的電子遷移率不同，因此 NOMS 和 POMS 的比例 要是電子遷移率的比值來設計。

S

1

圖 4.6 開啟電阻對輸入電壓之關係圖

量化誤差(Quantization Error)是最主要且無可避免且會限制有效位元數的雜 訊來源之ㄧ。圖 4.7 為量化誤差示意圖，在類比數位轉換器輸入一類比訊號Vin，

再將類比數位轉換器產生的數位碼，用理想的數位類比轉換器轉換成類比訊號 V1，最後將兩個類比信號相減，誤差電壓可表示為圖 4.8。

圖 4.7 量化誤差來源圖

圖 4.8 量化誤差電壓示意圖

如圖 4.8 所示，為量化誤差電壓圖，量化誤差電壓可表示為：

Q 1

V = −V V_in (4.10)

其能量可表示為:

2 2 2

2 2 2 2

( )

2 2

1 1

( )

12

T T

Q rms Q LSB LSB

T T

t V

V V dt V dt

T T T

− −

=

∫

=

∫

− = (4.11)

假設輸入弦波信號，則信號能量可表示為:

2 2

2 2 2

0

1 1

( ) ( ) sin

2 2 8

ref ref

F t ^π V ω ωtd t V

= π

∫

⁼ (4.12) 則訊號對雜訊比（Signal to noise ration，SNR)可表示為:

2 2

2

2

8 2

10 log( ) 10 log( )

12 3 2

ref ref

LSB ref

n

V V

SNR

= ⋅

V

= ⋅

V

₂

⋅

(4.13)

對於取樣電容的考量，必須了解元件內部所造成的熱雜訊是否會影響到最大 可到達之有效位元數。在穩定的取樣過程中，取樣電壓可視為一直流電壓對電容 儲存電荷，開關的開啟電阻以及導線的電阻會產生熱雜訊，當開關關閉時，此雜 訊會隨著輸入電壓的瞬間值儲存於電容元件中，使得總均方根雜訊電壓增加為

2

)1

(

KT C

，其中K為波茲曼常數(Boltzmann constant)，在固定溫度的情況，雜訊 的大小完全取決於電容值的大小。 因此若加上電阻造成電容熱雜訊儲存則 4.13

式修改為:

2

2 2

10 log( 2 )

3 2

ref

ref n

V

SNR V kT

C

= ⋅

⋅ +

(4.14)

圖 4.9 電容值與最大可達到解析度關係圖

由式 4.14 可繪出電容值大小與 SNR 關係圖。由圖 4.9 可知，欲達到高解析 度，取樣電容值必須夠大，才能達到預期的 SNR 值；取樣電容值過小則 SNR 值 減小，相對解析度降低。但取樣電容過大，相對會減緩速度，因此必須謹慎選擇 合適規格的電容值。

圖 4.10 和圖 4.11 分別為取樣速度 40MHz、輸入信號分別為 1MHz 和 8.3MHz 輸 出做非連續傅立葉轉換(DFT)模擬結果。由模擬結果觀察可知輸入頻率愈高，諧 波失真(Total Harmonic Distortion，THD)也隨之愈高，相對的則訊號對雜訊及失 真比(Signal to noise and harmonic distortion ratio，SNDR)愈小，而訊號對雜訊及

失真比相對應的有效位元數(ENOB_SNDR)也減少。根據 IEEE 802.11a 系統的規 範，其輸入最大的信號頻率為 8.3MHz，解析度的需求至少要 10 位元的需求。

SFDR =42.3345dBc THD =41.3651dB SNR =68.4534dB SNDR =41.3566dB ENOB_SNR =11.0786Bit ENOB _SNDR =6.5775Bit

圖 4.10 前端取樣電路傅立葉轉換模擬結果(Fin=1MHz)

SFDR=39.1788dBc THD=31.0830dB SNR=54.0266dB SNDR=31.0610dB ENOB_SNR=8.6822Bit ENOB_SNDR=4.8673Bit

圖 4.11 前端取樣電路傅立葉轉換模擬結果(Fin=8.3MHz) 4-2 增益級/DAC/減法器(MDAC Circuit)

在設計九階段管線式類比數位轉換器中，除了第九級之外，第一到第八級皆 要用到 MDAC 電路。在精確度上的考量上，第一級的精確度要求最高，之後的 精確度要求則逐級降低。因此在本論文中使用取樣保持電路中高規格的運算放大 器，來設計每一級的 MDAC 電路。如圖 4.12 所示，為 MDAC 電路架構圖。[14]

[21] [22]

圖 4.12 MDAC 電路圖示意圖

在 MDAC 電路操作原理上，與取樣保持電路相似，也使用相同的操作時脈 控制，因此也有兩種不同的狀態，這兩種狀態下的電路動作特性不同，因此要分 開討論。在第一種狀態下，也就是取樣模式，如圖 4.13 所示。在取樣模式下，

電路的動作、開關開啟和關閉順序和原理都和取樣保持電路相同。唯一不同的是 MDAC 電路使用兩個相同大小的取樣電容採樣輸入信號，以便在下一個模式 下，作餘數放大的動作。

圖 4.13 MDAC 電路取樣模式示意圖

另外一種模式為放大模式，如圖 4.14 所示。在放大模式下，將前一個狀態

下取樣到的信號放大兩倍，並且和子類比數位轉換器產生的控制信號產生相對應 電壓作相減的動作，即為餘數放大的動作。圖 4.15 為 MDAC 電路在放大模式轉 移曲線操作圖。

圖 4.14 MDAC 電路放大模式示意圖

圖 4.15 MDAC 電路放大模式轉移函數操作圖

以轉移函數方式來解釋。如圖 4.13 為取樣模式時，總電荷儲存可以表示為

( ) ( _{cm in} ) ( ^{F S}

Q+ = V −V ⁺ ⋅ C + )C

)

1

X2 in

(4.15)

( ) ( _{cm in}_) ( ^{F S}

Q− = V −V ⋅ C +C (4.16) 如圖 4.14 為放大模式時，總電荷儲存可以表示為

( ) ( _X1 _DACN) ^S ( _X1 _out ) _{F X in}

Q⁺ = V −V ⋅C + V −V ⁻ ⋅C +V ^⋅C (4.17)

( ) ( _X2 _DACP) ^S ( _X2 _out ) _F

Q⁻ = V −V ⋅C + V −V ⁺ ⋅C +V ^⋅C (4.18)

利用(4.15)式~(4.18)式整理得到

_

1 1

1 [( DACN) S ( F ) ( ) ( F )]

out X X in cm in

F

V V V C V C C V V C

C

= ⋅ − ⋅ + ⋅ + − − + ⋅ +C^S (4.19)

_

2 2

1 [( DACP) S ( F ) ( ) ( F )]

out X X in cm in

F

V V V C V C C V V C

C

+ = ⋅ − ⋅ + ⋅ + − − ⋅ +C^S (4.20)

假設Vout=Vout⁺−Vout^_、 ^{X2 X1} V^out V V

− = A

− 、

V

DAC=

V

DACP−

V

DACN、

V

^IN =

V

ⁱⁿ⁻−

V

ⁱⁿ⁺ 則(4.19)和(4.20)式可以重新整理為

) 1 (

1

) 1 (

F F IN S

DAC F S F IN S

out

C C C C A

C V C C V C

V

+ +

⋅ +

⋅

− +

= ⋅ (4.21)

依據圖 4.15 所示 MDAC 電路放大模式轉移函數操作圖，可以得知放大模式 下，由於子類比數位轉換器產生的數位控制信號不同，因此有三種不同的狀態，

在此假設 且增益無限大的情況下，表 4.1 為放大模式下三種不同的情況。

[23]

F

S

C

C

=

表 4.1 MDAC 電路在放大模式下三種不同輸出

在量測 MDAC 電路之精確度時須要額外加理想數位類比轉換器模型來輔助 模擬，如圖 4.16 為量測 MDAC 電路流程示意圖，因為 MDAC 電路輸出端電壓 值在放大模式時的位準重新被調整過，所以無法取此值做非連續性複立葉轉換，

所以須要額外加一個能配合邏輯電路數位碼而動作的理想數位類比轉換器來還 原信號，如此才能真實得到未經數位碼重整的 MDAC 輸出值。

圖 4.16 量測 MDAC 電路輸出流程示意圖 4-3 子類比數位轉換器(Sub-ADC Circuit)

子類比數位轉換器是將前一級取樣保持電路取樣到的類比電壓轉換成數位 碼的電路。在本論文中，由於採用數位修正的技術，前八級的轉移曲線由完整的 兩位元曲線，向右位移¹

2LSB，因此原來總共有三個位準和四個狀態( 、 、 和11)，變為兩個位準和三個狀態( 、01 和10 )。第九級則恢復完整的兩個位 元的轉移曲線，因此在本論文中需要兩種不同架構的子類比數位轉換器。[14]

00 01

10 00

4-3.1 應用於前八級之子類比數位轉換器

圖 4.17 前八級子類比數位轉換器

在文檔中 中 華 大 學 (頁 80-113)