圖 4.46 時脈產生器電路之模擬結果
如圖 4.47 和圖 4.48 所示，為 、 和 三組時脈在上升時間和下 降時間的延遲模擬圖。由模擬結果得知，每個操作時脈的延遲時間都在 0.5ns，
符合當初訂定的延遲時間。
PH
1PDP
1PDD
1SEQ
S2
S1
圖 4.47 非重疊時脈上升延遲時間模擬圖
SEQ S1
S2
圖 4.48 非重疊時脈下降延遲時間模擬圖
§ 第五章 結論
在管線式類比數位轉換器中，前端取樣保持電路為第一個處理類比信號的電 路，因此精確度和解析度的要求最高。假設取樣保持電路精確度不足，即使後級 電路設計的再精確，轉換出的數位碼也是不正確。因此前端取樣保持電路關係著 整個類比數位轉換器設計的好壞。
在設計前端取樣保持電路的考量中，有幾個重要的關鍵。第一個為運算放大 器的設計。運算放大器的低頻直流增益大小會影響取樣保持電路的精確度；運算 放大器的穩定時間，亦會影響取樣保持電路的精確度。此外運算放大器的相位邊 限的控制和單位增益頻寬的大小，影響著取樣保持電路再保持模式下小信號收斂 的特性，因此在估計運算放大器的負载電容的估計上，要仔細考量變動的範圍。
第二個為取樣電容的選擇。取樣電容的大小，會影響取樣保持電路可達到最大的 解析度。若是取樣電容太小，則無法達到預期的解析度；取樣電容太大，則會使 的速度減慢。第三個為開關的選擇及大小的設計。開關的大小設計，必須依據取 樣保持電路在取樣模式和放大模式的時間常數的限制來設計開關的大小。開關太 小，則無法符合時間常數的限制；而開關大小過大，則電荷注入效應則會更加顯 著。
在子類比數位轉換器的設計中，要注意的為比較器的設計。由於本論文採用 數位修正的技術，比較器位準可容忍的誤差較大，因此可採用誤差較大的比較器 架構來實現。在子類比數位轉換器中，除了直接將取樣保持電路取樣到的電壓轉 換成數位碼輸出外，並且輸出控制信號控制 MDAC 電路中的開關作餘數相減放 大的動作。因此要確保輸出控制信號的邏輯要正確，才能使得餘數放大的動作才 不會錯誤。
在 MDAC 電路的設計中，所使用之運算放大器與前端保持電路相同，以減 少設計的複雜度。由於 MDAC 電路的精確度的要求逐級降低，因此對於運算放 大器的規範亦逐級降低。若使用與前端取樣保持電路相同的高規格運算放大器，
則在功率消耗上，則無法避免的增加。
在數位電路的部份，有暫存器陣列和數位修正電路。在暫存器的設計方面，
要小心考量每一級數位碼輸出的時間，以確保暫存器能夠正確的存取子類比數位 轉換器產生的數位碼，使得數位碼能夠同步的輸出至數位修正電路做數位碼修正 的動作。
因此在設計管線式類比數位轉換器的過程中，能夠小心考量上述問題，在管 線式類比數位轉換器的設計上，應該不至於有太大的問題。