中 華 大 學

中 華 大 學 碩 士 論 文

題目：應用於 IEEE 802.11a WLAN之省電型類比數 位轉換器設計

Design of Power-saving Analogy-to-Digital Converter Applying to IEEE 802.11a WLAN

系 所 別：電機工程學系碩士班 學號姓名：M09301018

黃信凱 指導教授：田

慶

誠 博士

中華民國 九十五年 八月

首先要感謝指導教授田慶誠老師在這兩年來在學業上和論文上細心指導，在 論文給了我許多的想法和空間，讓我明白在解決問題時，要找出重點和如何從一 些結果當中解釋問題的所在、並解決問題，啟發了我對問題更有了許多不同層面 的想法和經驗，這些經驗將會成為我以後面對問題時，最佳的分析方式。

其次，要感謝的是工研院的李國忠老師、吳文慶老師教導了混合訊號的專業 知識和類比數位轉換器的設計觀念，尤其是國忠老師細心告訴我正確的知識和方 向與面臨到問題，讓我獲益良多，老師的親切的態度，至今讓我還是影像深刻。

在此還要感謝南台科技大學資訊工程學系的陳福坤老師，福坤老師是以前的啟蒙 老師，以前他跟我說過接觸事物要以廣學的態度來面對，從中找到喜歡的事物，

不要侷限於在某一個領域上，在此也謝謝他給我了許多論文中寶貴的建議、指導 和鼓勵。

感謝研究室裡的俊貴學長、宗憲學長和同窗淑娟對我的照顧和幫忙，還有學 弟峻維、梓嚴、佳豪，有了你們研究室才不會無聊和乏味。還有中興大學電機所 博士班的張智翔、清華大學電子所博士班的盧峙丞學長、碩士班的高璿浩、交大 電子所碩士班的黃永助在功課和論文上的研究和討論。還有禾訊數位(股)有限公 司 研發處/資深軟體工程師 林世偉先生、全友電腦股份有限公司影像色彩研發 中心 資深工程師 張奕棋先生、仁寶電腦股份有限公司 網路通訊事業中心高級 工程師 蘇志偉先生，給我許多業界的建議和方向。還有科技管理所的廖人敬，

在這兩年來跟我一起搞笑，不過也帶給我歡樂、給我了許多人生中寶貴的建議，

謝謝你們還有我的好友。

最後，我要感謝自己的家人，總是在我背後默默的鼓勵我，還有許許多多 我未提起的好友們，謝謝你們。

信凱 2006.8 風城

本論文主要目的是設計應用於IEEE 802.11a系統的10位元40MS/s CMOS管流 式之省電型類比數位轉換器。首先，我們可以了解analog-to-digital converter (ADC)大部分的功率消耗都是在Operational Transduction Amplifier(OTA)本 身，降低Operational Transduction Amplifier(OTA)的電流消耗為我們重要設 計重點。接著將探討本論文的管流式類比數位轉換器，討論其架構和構成原件。

由於本論文採用連續型共模迴授電路(Continuous Common Mode Feedback)、帶 差參考電路(Bandgap Reference Circuit)、數位錯誤修正技術，因此設計採用靈敏 度較低的全差動式動態比較器，其最大優點為無靜態功率消耗及較佳抗雜訊能 力，Operational Transduction Amplifier(OTA)本身消耗4.13046282mW，並以 TSMC 0.18μm製程模擬完成。

This paper is on designing 10-bit, 40MS/s CMOS pipelined power-saving analog-to-digital converter applying to the system of IEEE 802.11a. Firstly, we know that most power consumption of ADC takes place at OTA itself, so decreasing the current consumption of OTA is the point of this design. Next, we are going to discuss the construction and the components of this pipelined ADC. Owing to using Continuous Common Mode Feedback, Bandgap Reference Circuit, and Digital-Error-Correction Technique, we design this ADC by using less-sensitive fully-differential dynamic comparator, the great merit of which is non-static power construction and better noise-immunity. OTA itself consumes 4.13046282mW which achieves simulating in the process of TSMC 0.18 μm.

1-1 研究動機與設計規格...1

1-2 論文組織...6

第二章 類比數位轉換器簡介...7

2-1 類比數位轉換器(ADC)的參數及特性………8

2-2 快閃式類比數位轉換器...18

2-3 兩階段式類比數位轉換器...20

2-4 管線式類比數位轉換器...21

2-5 數位修正技術原理………...…….24

第三章 運算放大器設計...29

3-1 偏壓電路設計...30

3-2 共模回授電路...40

3-3 望遠鏡式(Telescopic)運算放大器...41

3-4 串疊摺疊式(folded-cascode)運算放大器...43

3-5 兩級式(two-stage)運算放大器………..44

3-6 運算放大器的規格訂定...47

3-7 運算放大器模擬結果...53

第四章 管線式類比數位轉換器子電路設計...64

4-1 取樣保持電路(S/H Circuit)...64

4-2 增益級/DAC/減法器(MDAC Circuit) ...73

4-3 子類比數位轉換器(Sub-ADC Circuit) ...77

4-3.1 應用於前八級之子類比數位轉換器...77

4-3.2 應用於第九級子類比數位轉換器...80

4-3.3 比較器設計...81

4-3.4 子類比數位轉換器模擬結果...90

4-4 暫存器...91

4-5 數位修正電路...94

4-6 時脈產生器電路...97

第五章 結論...

參考文獻...

圖 1.1 整體 ADC 各區塊電路的能量消耗示意圖...1

圖 1.2 直接降頻接收器架構圖...2

圖 2.1

各種架構解析度對取樣頻率之分佈圖

……….……….

8

圖 2.2 類比數位轉換器的理想轉移函數

.

...10

圖 2.3 增加-1/2 LSB 偏移量的類比數位轉換器轉移函數………...11

圖 2.4 量化誤差和輸出碼的關係圖

………..…

……11

圖 2.5 偏移誤差示意圖...12

圖 2.6 滿刻度誤差示意圖

………...

...12

圖 2.7 差分非線性誤差 (DNL)…..

………

13

圖 2.8 非線性誤差示意圖(INL)...……..

……….14

圖 2.9 類比數位轉換器輸出碼的 FFT 轉換結果

….……….

…15

圖 2.10 訊號雜波比–訊號與雜訊基準的比較值……..…………..…16

圖 2.11 FFT 顯示的諧波失真……….………17

圖 2.12 SFDR (Spurious-Free Dynamic Range)示意圖……...……..18

圖 2.13 快閃式類比數位轉換器架構示意圖...19

圖 2.14 兩階段式類比數位轉換器架構示意圖...20

圖 2.15 管流式類比數位轉換器操作示意圖...21

圖 2.17 本論文管流式類比數位轉換器架構示意圖...23

圖 2.18 本論文管流式類比數位轉換器時脈操作示意圖...23

圖 2.19 取樣保持電路偏移誤差示意圖...24

圖 2.20 取樣保持電路增益誤差示意圖...25

圖 2.21 子類比數位轉換器偏移誤差示意圖...25

圖 2.22 子類比數位轉換器增益誤差示意圖...26

圖 2.23 2 位元轉移曲線示意圖...27

圖 2.24 1.5 位元轉移曲線示意圖...28

圖 3.1 寬振幅、疊接電流鏡示意圖...30

圖 3.2 為起始電路工作情況………...………33

圖 3.3 PTAT 電壓的產生……….35

圖 3.4 與溫度無關之電壓的概念生成圖………...………36

圖 3.5 觀念電路的實現...37

圖 3.6 寬振幅之偏壓電路………..………..38

圖 3.7 帶差參考電路中放大器內部電路圖……….……….38

圖 3.8 MB2 電晶體的電流對溫度變化的作圖………….….……….39

圖 3.9 節點 n1 電壓對溫度變化的作圖………….………..39

圖 3.10 連續型式共模迥授電路………..……….41

圖 3.12 串疊摺疊式(folded-cascode)運算放大器...43

圖 3.13 兩級式(two-stage)運算放大器………45

圖 3.14 兩級放大器小訊號示意圖………..………46

圖 3.15 前端取樣保持電路架構示意圖...47

圖 3.16 後級取樣保持電路架構示意圖...48

圖 3.17 步級響應之精確度示意圖...49

圖 3.18 步級響應之穩定時間示意圖...51

圖 3.19 相位邊限與輸出電壓模式的關係圖...51

圖 3.20 SHC 的 Hold mode 在閉迴路的等效電路圖………….……53

圖 3.21 SHC 的 Hold mode 在開迴路的等效電路圖……….…53

圖 3.22 為輸入阻抗等效電路圖……….……….54

圖 3.23 運算放大器低頻開迴路增益與相位邊限模擬結果………..54

圖 3.24 為溫度變化對增益和相位的作圖……..………55

圖 3.25 模擬穩定時間電路示意圖…..………56

圖 3.26 正半週期穩定時間模擬結果圖…..………56

圖 3.27 負半週期穩定時間模擬結果圖……..………56

圖 3.28 運算放大器直流轉換曲線圖…...………57

圖 3.29 模擬 CMRR 的電路接法……….………58

圖 3.31 模擬 PSRR+的電路接法…………..………59

圖 3.32 模擬 PSRR+的模擬結果………..59

圖 3.33 模擬 PSRR-的電路接法……….……..…………60

圖 3.34 模擬 PSRR-的模擬結果……….………..60

圖 3.35 Comm. in and Diff. out 模擬做圖………61

圖 3.36 Comm. in and Comm. out 模擬做圖…..……...……...………61

圖 3.37 Diff. in and Diff. out 模擬做圖……….………62

圖 3.38 Diff. in and Comm. out 模擬做圖………62

圖 4.1 取樣保持電路架構示意圖...65

圖 4.2 取樣保持電路的時脈操作示意圖...65

圖 4.3 取樣模式示意圖...66

圖 4.4 保持模式示意圖...67

圖 4.5 保持模式之等效電路示意圖...68

圖 4.6 開啟電阻對輸入電壓之關係圖...69

圖 4.7 量化誤差來源圖...70

圖 4.8 量化誤差電壓示意圖...70

圖 4.9 電容值與最大可達到解析度關係圖...71

圖 4.10 前端取樣電路傅立葉轉換模擬結果(Fin=1MHz)...72

圖 4.12 MDAC 電路圖示意圖...74

圖 4.13 MDAC 電路取樣模式示意圖...74

圖 4.14 MDAC 電路放大模式示意圖...75

圖 4.15 MDAC 電路放大模式轉移函數操作圖...75

圖 4.16 量測 MDAC 電路輸出流程示意圖...77

圖 4.17 前八級子類比數位轉換器...77

圖 4.18 前八級子類比數位轉換器之編碼電路...78

圖 4.19 第九級子類比數位轉換器...79

圖 4.20 第九級子類比數位轉換器之編碼電路...79

圖 4.21 全差動式動態比較器電路圖...80

圖 4.22 差動輸入 1MHz 弦波、比較器位準-0.25V 模擬結果...83

圖 4.23 差動輸入 8.3MHz 弦波、比較器位準-0.25V 模擬結果...83

圖 4.24 差動輸入 1MHz 弦波、比較器位準 0.25V 模擬結果...84

圖 4.25 差動輸入 8.3MHz 弦波、比較器位準 0.25V 模擬結果...84

圖 4.26 差動輸入 1MHz 弦波、比較器位準-0.5V 模擬結果...85

圖 4.27 差動輸入 8.3MHz 弦波、比較器位準-0.5V 模擬結果...86

圖 4.28 差動輸入 1MHz 弦波、比較器位準 0V 模擬結果...87

圖 4.29 差動輸入 8.3MHz 弦波、比較器位準 0V 模擬結果...87

圖 4.31 差動輸入 8.3MHz 弦波、比較器位準 0.5V 模擬結果...88

圖 4.32 前八級子類比數位轉換器模擬結果...89

圖 4.33 第九級子類比數位轉換器模擬結果...90

圖 4.34 暫存器陣列示意圖...91

圖 4.35 D 型正緣觸發器示意圖...91

圖 4.36 暫存器陣列模擬圖...92

圖 4.37 用於數位修正電路之後暫存器陣列示意圖...92

圖 4.38 數位修正技術示意圖...93

圖 4.39 數位修正電路圖...94

圖 4.40 半加器電路圖...94

圖 4.41 半加器之模擬結果...95

圖 4.42 全加器電路圖...95

圖 4.43 全加器電路模擬結果...96

圖 4.44 時脈產生器電路圖...97

圖 4.45 欲產生之操作時脈示意圖...97

圖 4.46 時脈產生器電路之模擬結果...98

圖 4.47 非重疊時脈上升延遲時間模擬圖...98

圖 4.48 非重疊時脈下降延遲時間模擬圖...99

表 1.1 ADC 規格參考和比較表...4

表 3.1 運算放大器規格表...63

表 4.1 MDAC 電路在放大模式下三種不同輸出...76

表 4.2 前八級子類比數位轉換器之編碼電路真值表...78

表 4.3 第九級子類比數位轉換器之編碼電路真值表...80

表 4.4 半加器電路之真值表...94

表 4.5 全加器電路之真值表...96

§ 第一章 緒論

1-1 研究動機與設計規格

類比數位轉換器(Analog-to-Digital Converter)為類比信號和數位信號之間的 橋樑，在許多的系統中，從天線端接收的類比信號經過放大、降頻之後，將類比 信號經由類比數位轉換器轉換成數位信號，然後交由基頻做數位信號的處理。若 是類比數位轉換器轉換出來的數位碼不精確，會影響接下來的數位訊號處理的正 確性。因此類比數位轉換器在系統中扮演著相當重要的腳色，所以設計一個高精 確度和省電型的類比數位轉換器，是一個值得研究的課題。圖 1.1 為整體 ADC 各區塊電路的能量消耗示意圖。

圖 1.1 整體 ADC 各區塊電路的能量消耗示意圖

近年來，網路的蓬勃發展，由有線的網路漸漸往無線網路(WLAN)發展，增 加了上網的便利性。國際電機電子工程協會(Institute of Electrical and Electronics Engineers，IEEE)訂定了許多的無線區域網路的規範，如 IEEE 802.11b、藍芽

(Bluetooth)…等規範。由於人類的上網不在是單純的查詢資料，對於影音多媒體 的需求越來越大，因此為了因應大量的資料傳輸，國際電機電子工程師協會 (Institute of Electrical and Electronics Engineers，IEEE )訂定了新一代的網路規範 IEEE 802.11a，其資料傳輸速率可達 54Mbps，支援 turbo mode 下更可達到 104 Mbps。[1]

ADC

ADC

圖 1.2 直接降頻接收器架構圖

圖 1.2 為一般無線區域網路系統(WLAN)的架構圖。天線端接收的類比信號 經由低雜訊放大器放大，然後經過混頻器將頻率降到基頻，再經過濾波器將雜訊 濾除後，透過類比數位轉換器將類比信號轉成數位信號。IEEE 802.11a 採用 OFDM(Orthogonal Frequency Division Multiplexing)的調變技術，傳送一個正交的 多 載 波 信 號 ， 其 固 定 通 道 頻 寬 為 16.6MHz ， 根 據 奈 奎 斯 特 準 則 (Nyquist’t Criterion)，其中 fs 為取樣頻率，BW 為通道頻寬。[2]

2

fs

≥ × W (1.1)

B

由 1.1 式可知，取樣頻率至少要大於通道頻寬的兩倍，才能將接收下來的類 比訊號，轉換成數位信號送到基頻做數位信號的處理。因此本論文提出了 10 位 元、取樣頻率為 40MHz 的類比數位轉換器來應用於 IEEE 802.11a 這個系統。

類比/數位轉換器(ADC)在國際固態電路大會(ISSCC)上獲得了廣泛關注，有 多個專題研討會是關於過採樣元件和奈奎斯特速率模型。在所有關於 ADC 的報 告中均涉及真實的元件，而不只是模擬或假設元件，這些 ADC 幾乎都是採用標 準的 180 奈米 CMOS 製程。業界關注的重點都在降低功耗、增加速度和加大動 態範圍，一般是在 10 到 14 位元領域。這些 ADC 將創新架構與各個細節相互結 合，在不致導致附帶性能損失的情況下，成為靜態和動態誤差、噪音、延遲、不 穩定性和漏電功耗的問題根源，隨後再設法彌補、消除或最小化這些因素。有幾 種 ADC 提供了次伏級和毫瓦範圍的作業。

在過採樣元件之中，發展趨勢是把速度和頻寬提高到足以使 ADC 可以在中 頻，甚至是低頻 RF 範圍內運作。例如，Analog Devices 推出一種 375mW 帶通 ADC，適用於時脈速度為 264MHz 的多標準 TV 接收器中，該接收器具備 12dB 的自動增益控制，並在以 44MHz 為中心頻率的 8.5MHz 頻寬上達到 90dB 的動 態範圍。

可以從下表 1.1 了解業界和國際會議期刊對設計相同 ADC 的量測規格以作 為本文設計 ADC 規格的參考依據。

Reference.A Reference.B Simulation Result@SHC Resolution 10bits 10bits 10bits

Rate 40Ms/s 40Ms/s 40Ms/s

ENOB 9.6Bits@Fin=11MHz 9.3Bits@Fin=10MHz 9.6Bits@Fin=8.3MHz SNR 59.6dB@Fin=11MHz 57.8dB@Fin=10MHz 54.0266 dB@Fin=8.3MHz SFDR -80dBc@Fin=11MHz -63dBc@Fin=10MHz -39.1788dBc@Fin=8.3MHz SNDR 55.5dB@Fin=11MHz 56.2dB@Fin=10MHz 31.0610 dB@Fin=8.3MHz THD -78dB@Fin=11MHz -61dB@Fin=10MHz -31.0830dB@Fin=8.3MHz Power

supply

3V 5V 3.3V@TSMC 0.18um

Temperature −40^o ~85^o N/A −47^o ~100^o 表 1.1 ADC 規格參考和比較表

Reference.A:National Semiconductor,Inc."ADC10040 10-Bit,40SPS,3V, 55.5mW A/D Convreter" datasheet,August 2003

Reference.B: Tzi-Hsiung Shu, Kantilal Bacrania, and Ravindra Gokhale “A 10-b 40-Msampleh BiCMOS A/D Converter ”IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, NO. IO, OCTOBER 1996

在類比數位轉換器中，為了達到解析度 10 位元及取樣速率達 40MS/s，採取 管線化式類比數位轉換器(Pipeline Analog-to-Digital Converter)最為合適。管線化 式類比數位轉換器由多個級(stage)串接而成，每一級對其上一級的輸出做採樣 (sample)，並用一個子類比數位轉換器(Sub-ADC)進行量化，用數位類比轉換器 (DAC)和減法器來計算剩餘值，剩餘值被放大 2k 倍後，再送至下一級做處理。

各個級之間都有取樣與保持電路(Sample and Hold Circuit)，所以各級能夠同時工

作。例如，當第二級把剩餘值驅動至第三級時，第一級開始對輸入採樣保持電路 的下一個輸出進行採樣。這時，每一個時脈週期(clock)都會輸出一個轉換結果。

管線化式類比數位轉換器藉由進行數位誤差校正電路來校正比較器的偏 移，簡化了比較器的設計；每級解析度為 1.5 位元，級間增益為 2 倍的結構可以 容許高達 的比較器偏移(offset)。但每級解析度為 1.5 位元結構要構成整 體 ADC 達 10 位元解析度，將需要串接 9 個級，增加了元件的使用數目。

4 /

−

Vref

+

1-2 論文組織

本論文提出 10 位元、取樣頻率為 40MHz 的類比數位轉換器來應用於 IEEE 802.11a 這個無線網路系統。

第一章為緒論，簡介本論文的研究動機以及應用於 IEEE 802.11a 系統和省電 型的類比數位轉換器的設計規格。

第二章為高速類比數位轉換器之架構簡介。

第三章為運算放大器(OTA)的設計。第一級取樣保持電路的設計，攸關著整 個類比數位轉換器的性能，其中運算放大器的設計，是一個重要的關鍵，影響著 前端取樣保持電路的好壞。

第四章為管線式類比數位轉換器電路的子電路設計，其中包括取樣保持電 路，DAC/減法器/餘數放大器(MDAC Circuit)、比較器、子類比數位轉換器 (Sub-ADC)、暫存器、數位修正電路、時脈產生器電路的設計。

第五章為總結與討論。

§ 第二章 高速類比數位轉換器架構簡介

一般來說，類比數位轉換器的架構有低速的、中等速度以及高速的架構分 別。數位訊號處理有助於編輯、分析、儲存以及較佳的抗雜訓能力。但在自然界 中大多訊號都以類比方式存在，所以在兩者之間的一個轉換介面變成是必須的，

即是類比數位轉換器(Analog-to-Digital Converter,ADC)，其中轉換的準確性和速 度變成主要考量的因素。每種架構的應用以及需求不同，視應用的系統的規範來 訂定類比數位轉換器的取樣頻率，進而決定類比數位轉換器的架構使用。在本章 介紹類比數位轉換器的參數特性以及高速架構的類比數位轉換器[3]。類比數位 轉換器會把類比訊號輸入轉換成為數位編碼輸出，然而其量測值和理想值之間總 會有所差距，這是因為半導體元件難免出現製程變異 (process variation)，類比數 位轉換過程又充斥著各種誤差來源。類比數位轉換器的效能規格會將其自身造成 的誤差量化。資料轉換過程本身就是類比數位轉換器量測值的基本誤差來源之 一，它稱為量化誤差；所有的類比數位轉換器量測值都無法避免此誤差。資料轉 換過程所產生的量化雜訊是由量測解析度決定。

類比數位轉換器的特性規格通常有兩種分類方式：直流精確度(靜態特性)和 動態特性。一般而言，多數應用都是以類比數位轉換器來量測類似於直流的靜態 訊號 (例如溫度感測器或應力儀電壓) 或是動態訊號 (例如語音訊號處理或音調 偵測)，這些應用就決定了那些規格對於設計人員最重要。

類比數位轉換器有多種不同架構，各種架構解析度與取樣率的關係圖，如圖 2.1 所示。就速度而言，快閃式類比數位轉換器(Flash ADC)有較快的處理速率，

但隨著位元數增加，其元件數目、消耗功率及輸入電容都會大幅度增加，使得 6 位元以上的類比數位轉換器須由其他架構來實現，而兩階式類比數位轉換器 (Two-stage ADC)便是藉由兩級轉換減低了面積、功率消耗和輸入電容，但卻會 犧牲取樣頻率。而管線化式類比數位轉換器(Pipeline ADC)則是由兩階式類比數 位轉換器衍生而成，設計者可以在級數上與每級所處理位元數上做較彈性的選

擇，其考量因素有線性杜、速率、功率消耗與晶片面積的取捨，降低每級處理位 元數可以增加速度但也增加消耗功率；增加每級處理位元數可以增加線性度卻又 犧牲了速度。

圖 2.1 各種架構解析度對取樣頻率之分佈圖

2-1 類比數位轉換器(ADC)的參數及特性

在設計類比數位轉換器時，必須先瞭解並且定義公認的參數，為架構電路時 的依據準則。類比數位轉換器的規格可分為兩種，一種為靜態特性的規格，另一 種為動態特性的規格[4]。許多訊號相對而言屬於靜態，電壓量測值會與某些物 理量測值有關，而其關鍵部份在於電壓量測值的絕對精確度。描述這類精確度的 類比數位轉換器規格包括偏移誤差 (offset error)、滿刻度誤差 (full-scale error)、

差分非線性誤差 (Differential Nonlinearity，簡稱 DNL)、積分非線性誤差 (Integral Nonlinearity，簡稱 INL) 以及量化誤差 (quantization error)，這五項規格完整描述 類比數位轉換器的絕對精確度。量化誤差也會影響精確度，但它是類比數位轉換 過程的固有誤差 (因此解析度相同的類比數位轉換器就會有相同的量化誤差)。

若有必要的話，可利用類比數位轉換器設計應用系統時，也可用元件資料表列出

的效能規格來計算量測結果可能出現的最大絕對誤差。偏移誤差和滿刻度誤差可 透過校準程序減至最小，但是類比數位轉換器的動態效能會因此受到影響，校準 程序也會使得生產成本增加。另一方面，只要將類比數位轉換器的輸出碼增加或 減少某個值，就能將偏移誤差減至最小。

取樣頻率(Sampling Rate)

取樣頻率係指類比數位轉換器每秒可以取樣輸入信號的數目，亦即操作時脈 的頻率，單位為 Hz。並藉由 Nyquist 定理可得之取樣頻率至少要大於輸入訊號頻 率的兩倍。

輸入信號範圍(Input Range)

輸入信號範圍係指類比數位轉換器能夠處理的輸入類比信號的範圍，超過此 範圍，類比數位轉換器就無法處理超過範圍的信號。因此輸入範圍的大小會決定 在類比數位轉換器中參考電壓值，所以輸入範圍的最大值是需要被規範的。在一 般的產品設計中，會預留超出最大輸入範圍的警告腳位。

輸入頻寬(Input Bandwidth)

當輸出端訊號對雜訊比下降 3dB 時之輸入頻率，單位是 Hz。其代表意義為 輸入訊號之頻率最好在此頻寬之內，如果超出了此頻寬，其等效位元數目便會減 少超過 1/2 個位元。

解析度(Resolution)

解析度是指類比數位轉換器在一個週期中能夠轉換之位元數目。對於固定最 大的輸入訊號範圍而言，解析度也可以只能夠數位化之最小電壓值。將輸入信號 切割數位化的位階，其切割的最小位階(Least Significant Bit，LSB)，可表示為 2.1 式，其中V 為最大類比輸入信號的範圍，N為位元數。

(2.1) 2

F N

LSB=V

A.靜態效能

理想的類比數位轉換器轉移函數

類比數位轉換器的轉移函數 (transfer function) 是其輸入電壓與輸出碼之間 的關係圖，它不是連續曲線，而是 2^N個碼的圖，其中N為類比數位轉換器的解析 度。若用線段將這些碼連起來 (通常在編碼變換的分界點上)，那麼理想轉移函 數應為直線。繪一條線通過所有編碼分界點，則其起點會在轉移函數圖

原點，每個類比數位轉換器的轉移函數圖也會有相同斜率。

圖 2.2 類比數位轉換器的理想轉移函數

圖 2.2 是類比數位轉換器的理想轉移函數，其參考點取在編碼變換的分界 點，當輸入電壓小於滿刻度的 1/8 時，輸出碼就等於最小編碼值 (000b)；另外須 注意的是，只要輸入電壓達到滿刻度的 7/8 (而不是滿刻度值)，類比轉換器的輸 出就會等於最大編碼值 (111b)，這表示類比數位轉換器並不是在滿刻度輸入電 壓時才提供最大數位輸出，該變換點是在比滿刻度輸入電壓 (亦即參考電壓值)

還小一個編碼寬度 (或最小有效位元，LSB) 的位置。設計轉移函數時可為其增 加-1/2 LSB 的偏移值，這會導致轉移函數向左移動，使得量化誤差範圍從 (–1 至 0 LSB) 變換至 (–1/2 至 +1/2 LSB)；雖然這個偏移值是故意加上去的，但元 件資料表通常會將其列為偏移誤差的一部份(圖 2.3)。

圖 2.3 增加-1/2 LSB 偏移量的類比數位轉換器轉移函數

圖 2.4 量化誤差和輸出碼的關係圖

由於製造類比數位轉換器的晶片電路元素有其限制，實際的類比數位轉換器 不會有如此理想的轉移函數；直流精確度就是由實際轉移函數和理想轉移函數之 間的差異所決定，其特性則由元件資料表的規格來描述。

偏移誤差(Offset Error):

由圖 2.5 可知，偏移誤差為實際輸出與理想輸出之固定偏移量。理想轉移函 數曲線會與原點交集，第一個編碼分界點則是在 1 LSB 的位置 (參考圖 2.1)。正 如圖 2.5 所示，偏移誤差會造成整個轉移函數延著輸入電壓軸向左或向右移動。

圖 2.5 偏移誤差示意圖 滿刻度誤差(Full-scale Error):

滿刻度誤差是偏移誤差為零時，最大輸出碼的理想變換點和實際變換點之間 的差距；正如圖 2.6 所示，滿刻度誤差會造成轉移函數曲線的斜率改變。增益誤 差是另一項類似規格，它也是用來描述轉移函數的非理想斜率以及偏移誤差為零 時，最大編碼的變換點會出現在什麼位置。滿刻度誤差包含實際和理想轉移函數 之間的增益誤差和偏移誤差，滿刻度誤差和增益誤差都常被使用。

圖 2.6 滿刻度誤差示意圖

差動型非線性誤差(Differential Nonlinearity，DNL)

類比數位轉換器的每個碼寬都應該相同，差分非線性誤差 (DNL) 就是指兩 個相鄰碼的寬度相差值。類比數位轉換器的碼寬 (或 LSB) 可由方程式 1 求得：

方程式 1：LSB 的計算

LSB=Vref/2^N

其中V_ref是參考電壓，N是類比數位轉換器的解析度。

LSB 定義如方程式 1 所示。兩個彼此相鄰的編碼變換點之間的電壓差應等於 一個 LSB，而該電壓差與一個 LSB 的相差值就稱為差分非線性誤差 – 在類比數 位轉換器的轉移函數圖上，差分非線性誤差會造成編碼「步階」或變換分界點的 間距不均等。

圖 2.7 差分非線性誤差 (DNL)示意圖

差分非線性誤差可由方程式 2 計算如下：

DNL=(Vn+1-Vn) / VLSB -1

方程式 2：差分非線性誤差的計算

積分型非線性誤差(Integral Nonlinearity，INL )

積分非線性誤差 (INL) 是指類比數位轉換器轉移函數偏離某條直線的程 度，這條直線通常是圖中各點的最適合線 (best-fit line)，但也可以是由最大資料 點和最小資料點，或是兩個端點，連接而成的直線。要決定積分非線性誤差，我 們必須先測量所有編碼變換點的電壓，然後與理想值進行比較，它們的相差值就 稱為積分非線性誤差，並以 LSB 表示 (參考方程式 1)。積分非線性誤差可從實 際轉移函數與直線轉移函數之間的差異看出。

圖 2.8 非線性誤差示意圖

由於量測值的非線性誤差會導致失真，因此積分非線性誤差也會影響類比數 位轉換器的動態效能。

B.動態效能

類比數位轉換器的動態效能是由頻域分析所獲得的參數來指定，在測量類比 數位轉換器的動態效能時，常見做法是對類比數位轉換器輸出碼進行快速傅立葉 轉換 (FFT)，此處將利用典型的快速傅立葉轉換結果 (圖形有些誇大以方便觀察) 來討論類比數位轉換器的動態效能規格。圖 2.9 的基本頻率就是輸入訊號頻率，

它也是類比數位轉換器所測量的訊號，其它都算是雜訊，並會以目標訊號為基準

來描 述，這些不必要的訊號包括諧波失真、熱雜訊、1/f 雜訊和量化雜訊。某些 雜訊並非由類比數位轉換器產生，例如失真和熱雜訊是來自類比數位轉換器輸入 端的外部電路，在評估類比數位轉換器效能或進行系統設計時，會將外部雜訊來 源減至最小。

圖 2.9 類比數位轉換器輸出碼的 FFT 轉換結果

信號對雜訊比(Signal-to-Noise Ratio，SNR)

SNR係指輸出端訊號的功率與所有雜訊功率(不包括諧波失真項)之比值。可 表示為式 2.2，其中Poutput-signal為輸出端信號的功率，P_noise為雜訊的總功率。

^{output signal}

noise

SNR P

P

= − (2.2)

圖 2.10 訊號雜波比–訊號與雜訊基準的比較值

訊號雜波比中的雜訊量測值並不包含諧波失真，但是包含量化雜訊。對於特 定解析度的類比數位轉換器，它在理論上的最佳訊號雜波比就是由量化雜訊所限 制，這個理論上的最佳訊號雜波比可由方程式 4 來計算：

SNR(dB)=6.02N+1.76

其中 N 為類比數位轉換器的解析度

唯有以更高解析度進行量測 (也就是使用更高解析度的類比數位轉換器或 超取樣技術) 才能減少量化雜訊。其它雜訊來源還包括熱雜訊、1/f 雜訊和取樣 時脈的抖動 (jitter)。

諧波失真(Harmonic distortion)

頻域分析顯示資料轉換器的非線性誤差會造成諧波失真，這些失真將以「突 波」(spur) 形式出現在訊號諧波的 FFT 轉換結果 (參考圖 2.11)。

圖 2.11 FFT 顯示的諧波失真

這項失真又稱為總諧波失真 (THD)，其功率可由下列方程式 5 計算：

方程式 5：總諧波失真的計算

隨著頻率變高，諧波失真程度會逐漸減少，直到其幅度小於雜訊基準或超出目標 頻帶之外。計算的諧波失真階數，通常會用到五階諧波，用來計算總諧波失真。

信號對雜訊失真比(Signal-to-Noise and Distortion Ratio，SNDR or SiNAD) SNDR係指輸出端訊號功率與所有雜訊功率以及諧波功率和之比值。可表示 為式 2.3，其中Poutput-signal為輸出端信號的功率，P_noise為雜訊的總功率，P_HD為諧波 總功率。

^{output signal}

HD noise

SNDR P

P P

= −

+ (2.3)

無寄生動態範圍(Spurious Free Dynamic Range，SFDR)

SFDR (Spurious-Free Dynamic Range) 是目標訊號振幅與最大突波雜訊 (spur) 的相差值，突波雜訊多半是目標訊號的諧波(參考圖 2.12)。

圖 2.12 SFDR (Spurious-Free Dynamic Range)示意圖

有效位元數目(Effective Number of Bit，ENOB)

類比數位轉換器真正能夠管轉換出的位元數並非等於解析度，因此定義了有 效位元數目來表示類比數位轉換器實際上能夠轉換的位元數。通常以式 2.4 來表 示。

1.76 6.02

ENOB

=

SNDR

− (2.4)

2-2 快閃式類比數位轉換器

快閃式類比數位轉換器為所有類比數位轉換器當中，操作速度最快的架構，

如圖 2.13 所示。[3][4]參考電壓由電阻串直接產生，且輸入電壓與參考電壓的大

小，直接由比較器來判別，然後比較器輸出溫度碼，最後再利用編碼器和閂鎖做 同步的輸出。因為整體架構採平行處理，因此操作速度最高。一般來說，快閃式 類比數位轉換器最高可以設計操作在 1GHz 甚至超過 1GHz 的取樣頻率，最多只 能設計到 8 位元的解析度。快閃式類比數位轉換器架構有幾個重要的缺點。第 一，如果欲設計的位元數目越多，則比較器的數目也相對的增多，因此在功率消 耗以及晶片面積上，會增加的相當多。第二，設計的位元數越多，比較器的精確 度就要越高，相對的功率消耗也大增，另外比較器的偏移電壓(Offset Voltage)誤 差，會造成精確度的下降，這是造成快閃式類比數位轉換器解析度無法提升的原 因之一。第三，由於製程上的偏移，造成電阻的製作上會有 10%~20%的誤差，

因此造成電阻串分壓出來的參考電壓不精確，導致誤判並造成精確度下降，因此 這也是快閃式類比數位轉換器精確度無法提升的原因之一。

圖 2.13 快閃式類比數位轉換器架構示意圖

2-3 兩階段式類比數位轉換器

爲了解決快閃式類比數位轉換器的比較器數量過多的缺點，於是衍生出兩階 段式類比數位轉換器，其架構如圖 2.14 所示。兩階段式類比數位轉換器將類比 信號經由取樣保持電路取樣後分為兩次做信號的處理，其中高位元的類比數位轉 換器(MSB_ADC)轉出高位元的數位碼，然後存放到暫存器裡。此外數位類比轉 換器(DAC)將高位元的數位信號再轉換成類比信號與原信號做餘數放大的動 作，之後再送到低位元的類比數位轉換器(LSB_ADC)轉出低位元的數位碼，最 後再將暫存器的高位元數位碼和低位元數位碼作同步的數位輸出。[5]

圖 2.14 兩階段式類比數位轉換器架構示意圖

在兩階段式類比數位轉換器中，高位元的類比數位轉換器(MSB_ADC)以及 低位元的類比數位轉換器(LSB_ADC)可以用快閃式類比數位轉換器來實現。因 為分成兩階段方式來處理信號，所以可以降低快閃式類比數位轉換器的解析度需 求，進而減少比較器的數目，也降低的功率的消耗以及晶片的面積。以 8 位元舉 例來說，快閃式類比數位轉換器需要 個比較器；而兩階段式類比數位轉 換器將 8 位元分為兩個 4 位元來處理，因此只要

28 =256

2 * 24 =32個比較器。由此可見 兩階段式類比數位轉換器可大幅度降低比較器的數目，但是缺點為需要取樣保持 電路，且由於採用兩階段式處理信號，所以速度上低於快閃式類比數位轉換器。

2-4 管線式類比數位轉換器

管線式類比數位轉換器是由兩階段式類比數位轉換器所衍生而來的。其操作 原理與兩階段式類似，其架構如圖 2.15 所示。管線式類比數位轉換器每ㄧ級的 電路架構都是相同的，其子電路包含:取樣保持電路(S/H Circuit)、子類比數位轉 換器(Sub-ADC Circuit)、數位類比轉換器(DAC)、餘數放大器。在設計管流式類 比數位轉換器上，可以增加級數以減少每ㄧ級的解析度需求，因此在每ㄧ級的電 路上，可容許的誤差可以較為寬鬆，所以在比較器的設計上，精確度的需求可以 大幅度降低，進而減少比較器的功率消耗以及晶片的面積。[5] [6]

圖 2.15 管流式類比數位轉換器操作示意圖

與兩階段式類比數位轉換器比較，管線式類比數位轉換器設計的彈性就比較 大，並且容易達到高解析度及高速的需求，但是由於管線式的串接的級數較多，

因此雜訊的路徑也增加，所以對於雜訊的抵抗力就相對的較弱。串接的級數越 多，亦即每ㄧ級處理的位元數越少，毎級可容忍的誤差就越大，速度也越快，但 是雜訊的來源就越多；相反的，串接級數越少，毎級處理的位元越多，毎級電路

精確度要求就越高，速度相對較慢，但是雜訊來源就減少。因此在設計管線式類 比數位轉換器的級數要注意考量。此外管線式類比數位轉換器還有一個很大的缺 點，就是延遲時間(Latency)問題，若是串接級數越，則延遲時間就越長。舉例來 説，一個 4 位元的管線式類比數位轉換器，延遲時間為 4 個週期，即第四個週期 才會輸出第一筆數位碼，如圖 2.16 所示。因此串接級數越多，則延遲時間就越 長。

圖 2.16 管流式類比數位轉換器輸出延遲(latency)示意圖

在本論文中，採用的是管線式類比數位轉換器架構，且利用數位修正的技 術，避免比較器的位準漂移，來提升精確度，亦降低比較器對精確度的要求。在 管線式的架構上，合併了數位類比轉換器(DAC)、餘數放大器(Residue Amplifier) 以 及 下 一 級 的 取 樣 保 持 電 路 (S/H Circuit) 為 DAC/ 減 法 器 / 增 益 級 (MDAC Circuit)，因此進一步的減少了電路的面積以及功率消耗，也降低了電路設計的 複雜度，其改進架構如圖 2.17 所示。本論文欲設計 10 位元的管線式類比數位轉 換器，使用了九級相同的管線式架構。由於採用數位修正技術，因此每ㄧ級輸出 1.5 位元，每一級的輸出經過暫存器，使其數位碼同步的輸出，然後經過數位修 正電路，最後在同步輸出 10 個位元的數位碼。

圖 2.17 本論文管流式類比數位轉換器架構示意圖

圖 2.18 本論文管流式類比數位轉換器時脈操作示意圖

圖 2.18 為本論文設計的管線式類比數位轉換器的時脈操作示意圖。第一個 前半週期，取樣保持電路將信號作取樣的動作，其他電路則無動作；在第一個後

半周期，取樣保持電路將取樣到的信號轉換出來，同時第一級的子類比數位轉換 器將類比信號轉成數位信號，是為第一級的數位輸出，而且同時第一級的 MDAC 電路在進行取樣的動作。在第二個前半週期，同樣的，取樣保持電路作取樣的動 作，而第一級的 MDAC 此時則進入放大模式，作為 DAC 以及餘數相減放大的 動作，同時第二級的子類比數位轉換器轉出數位碼，是為第二級的數位輸出，此 後動作以此類推。

2-5 數位修正技術原理

管線式類比數位轉換器電路中，由於各個子電路的誤差，可能會造成整個電 路的精確度下降，甚至產生錯誤碼或是缺碼(Missing Code)的情況產生，因此藉 由數位修正電路的彌補，來避免上述非理想的狀況產生。管線式類比數位轉換器 主要的誤差來源有幾個。第一個為取樣保持電路的誤差，取樣保持電路的誤差有 偏移誤差如圖 2.19 所示，為運算放大器所造成的誤差；以及增益誤差如圖 2.20 所示，為電容製程上的漂移導致不匹配所造成的。[5] [6] [7]

圖 2.19 取樣保持電路偏移誤差示意圖

圖 2.20 取樣保持電路增益誤差示意圖

第二個為子類比數位轉換器的偏移誤差，如圖 2.21 所示此誤差造成的原因 為比較器的比較位準偏移所導致的。另一個為增益誤差，如圖 2.22 所示。

圖 2.21 子類比數位轉換器偏移誤差示意圖

圖 2.22 子類比數位轉換器增益誤差示意圖

為了增加類比數位轉換器的精確度，因此採用數位修正電路來降低誤差的影 響。數位修正電路最主要避免的是子類比數位轉換器的偏移誤差所帶來的影響。

理想上的兩位元的類比數位轉換器的曲線如圖 2.23 所示，理想的 2 位元總 共有三個位準及四個狀態，殘餘電壓經由增益級放大四倍，使得下一級的輸入電 壓可以與第一級電路的輸入電壓相同，因此每一級的電路，皆可用相同的電路架 構來實現。如果增益級有增益誤差而導致放大倍率不為四倍時或者比較器位準的 偏移，會造成判別位準的誤差，並且誤差會逐級的放大，導致數位碼的誤判。

圖 2.23 2 位元轉移曲線示意圖

因此為了避免這些非理想效應，本論文採用了數位修正技術。如 2.24 所示，

數位修正技術是將原來兩位元的轉移曲線，向右平移1

2

LSB ，比較器的位準變為

兩個，原來數位碼 11 的部份，交由下一階段做修正。因此比較器位準的誤差可 以容忍達到 1

2

LSB

± ，在設計比較器上，可以用誤差較大且功率消耗較小的比較 器來實現，且數位修正電路只需要加法器來實現，所以可以降低電路設計的難度 又可以達到低功率的需求。

圖 2.24 1.5 位元轉移曲線示意圖

§ 第三章 全差動式運算放大器設計

在整個類比數位轉換器的設計上，精確度要求最高的就屬前端取樣保持電 路。取樣保持電路的優劣，影響整個類比數位轉換器的特性，適用於前端取樣保 持電路的運算放大器的設計則攸關取樣保持電路的特性，因此運算放大器的設計 是整個電路中最重要的一環。接下來每ㄧ級的 MDAC 電路中亦需要運算放大 器，隨著級數的增加，精確度的需求也逐級下降。

運算放大器的架構大致可分為單級放大器和多級放大器。由於多級放大器串 接級數較多，在不需疊接多顆電晶體的情況下，可輕易的達到高增益，因在設計 輸出電壓範圍及輸入電壓範圍，有較大的彈性空間。但是多級放大器每串接一 級，就會增加一個極點，因此造成相位邊限(Phase Margin)不足，進而影響穩定 度的表現，但是運用了補償的方式，可以有效控制電路中的穩定度的問題，也是 設計放大器最重要的一環。運算放大器的很多性能參數由設計參量來決定，例 如，電晶體的幾何尺寸、偏壓電流以及其他的條件參數。我們可以觀察到大多數 的設計性能參數和約束條件都有一個特殊的組成，即他們可以由設計變數的單項 或多項式表示。藉由這樣的方式，可以更可以了所設計的放大器或者任何一種電 路。

在製程技術不斷地向下縮小尺寸，電路設計可以達到高速、低功率損耗。但 由於製程不斷地向下縮小尺寸，閘極氧化層亦不斷地變薄。此時若操作電壓仍維 持與尺寸縮小前相同，則導致垂直與水平電場過大，前者會造成閘極氧化層可靠 度(Reliability)的問題，後者會造成熱載子效應(Hot Carrier Effect)的問題。因此，

操作電壓必然隨著製程縮小化而降低。同時隨製程縮小化的影響，如汲極導致位 障降低(Drain Induced Barrier Lower，DIBL)、閘極導致汲極位障降低(GIDL)、空 乏區導通(Punch Through)等更被重視考量。

但在製程縮小化的過程中，元件的臨限電壓(Threshold Voltage)因考慮漏電流 的影響，並未等比例下降，這樣會造成許多 OTA 架構很難加以實現，所以，架

構的上的選擇也是我們考慮之一。

3-1 偏壓電路設計

在介紹整個偏壓電路設計前，先介紹寬振幅電流鏡(Wide-Swing Current Mirror)，如圖 3.1 所示。電流鏡的功能是將偏壓電路所產生的偏壓電流，精確的 提供到運算放大器電路中。電流鏡設計的考量主要是輸出電阻的大小。輸出電阻 越大，電流隨著電壓變化則越小。因此為了確保偏壓電流能夠準確的鏡射到主電 路，輸出電阻必須越大越好。另外一個考量就是輸出電壓的範圍，輸出電壓的範 圍越大，能夠處理信號的範圍也越廣。此寬振幅電流鏡不僅有高輸出阻抗的特 性，還有大的輸出振幅的表現。[8] [9]

圖3.1 寬振幅、疊接電流鏡示意圖

假設圖3.1 的電晶體全部操作在飽和區，n 為一正整數，由電晶體的電流-電壓特 性方程式可表示為式3.1

2 3 2

( ) (

GS GS TH D TH Dsat

n OX

V V V I V V

C W L

= = +

μ

= + )

(3.1)

其中

V

Dsat為電晶體M2、M3操作在飽和區的最小VDS值，同理可得

1 4 2

( ) (

GS GS TH D TH Dsat

n OX

V V V n I V n V

C W L

= = +

μ

= + ) (3.2)

5 2

( 1) ( 1)(

( )

GS TH D TH Dsat

n OX

V V n I V n V

C W L

= + +

μ

= + + ) (3.3) 由式3.2 和 3.3 可得

2 3 5 4 2

( ) (

D )

DS DS GS GS Dsa

n OX

V V V V I V

C W L

= = − =

μ

= ^t (3.4)

4 3 3

DS GS DS

V

=

V

−

V

=

V

T (3.5) 所 以 當

V

DS2=

V

DS3=

V

Dsat 時 ， 電 晶 體M2和M3操 作 在 飽 和 區 邊 緣 ， 並 且 只 要

4 4

DS T Dsat Ds

V

=

V

≥

V

=

nV

at，電晶體M4亦也操作在飽和區。在滿足以上條件，輸出 不但可以有高輸出阻抗，而且有最大的輸出電壓範圍。

偏壓電路是提供多個穩定的電流或是電壓，以提供運算放大器電路的操作點 電壓或偏壓電流，此電流或是電壓，必須是不隨時間、溫度和操作電壓而改變。

在本論文中，採用的是寬振幅、定電導的偏壓電路，如圖3.2 所示。此偏壓電路 架構可細分為三個部份:偏壓迴路(Bias Loop)、迴路之偏壓電路(Cascode Bias Loop)及起始電路(Statr-Up Circuit)。由偏壓迴路中的M2、M3和Rb電阻，利用電壓 和電流的關係式，如式3.6 所示，可以推導出定電導的特性。由式 3.9 可得知，

電晶體M3的轉移電導gm3僅與電阻Rb的大小以及M3､M2的長寬比有關，與電源供 應器電壓(VDD)等其它因素無關，唯一缺點就是與溫度相關。

b D GS

GS

V I R

V

₃ = ₂ + ₂ ⋅

(3.6)

( )

_{n OX}

(

^D

)

^{D b}

OX n

D

I R

L W C

I L

W C

I

= + ₂⋅

2 2 3

3 2

2

μ

μ

(3.7)

( ) ( ) ( )

_⎥^⎥_⎦

⎤

⎢⎢

⎣

⎡ −

=

2 3

3 3

2 1

2

L W

L W I

L W C R

D OX

n

b

μ

(3.8)

( )

( )

b

m R

L W

L W

g ⎥⎥

⎦

⎤

⎢⎢

⎣

⎡ −

= ²

3

3

1 2

(3.9)

由上面推導可知，欲設計所需的電流，先決定M3的轉導值，然後去設計電 阻值與M2、M3的寬長比，再帶入3.8 式，即可預估電流的大小。而且電晶體M3的 轉導值只和電阻Rb以及M2、M3的寬長比有關係，與溫度、電源供應器(VDD)的電 壓無關。因此偏壓電路的電流大小，不會隨著溫度、電源供應器電壓(VDD)的改 變而改變。

在偏壓電路中，會有兩個狀態的存在。第一個狀態是當偏壓電路操作在穩定 的電壓下，此偏壓電路穩定的提供主電路偏壓電流及操作電壓，是為穩定的狀 態。另一個狀態是當開始啟動的瞬間，也就是工作電壓從0 伏特到VDD時，所有 電晶體內可能都沒有電流的存在，是為不穩定的狀態，所以此偏壓電路需要一個 起始電路(Statr-Up Circuit)，使得偏壓電路進入穩定的工作狀態。在這個偏壓電路 中已經含有起始電路、帶差參考電路了。一般來說，設計電路上來電路的穩定是 和電壓變動、製程無關和溫度變動有這息息相關的關係存在著，如何設計一個偏 壓電路是和電壓變動、製程無關和溫度變動無關的電路，變成為一個重要的重點 了。

M18

M25

圖3.2 為起始電路工作情況

可以從上圖發現當電壓源供應不穩定或者電壓源無法工作正常起始電路便 開始正常工作。若電路穩定工作後或者電壓源穩定後，則起始電路則會關閉，不 再工作。

接下來介紹與溫度無關的電路說明，對溫度顯示低相關性之參考電壓和電流 在許多類比電路中被證明為非常重要，注意因為大部份的製程參數隨著溫度變 化，如果一參考電路與溫度無關時，則它通常也和製程無關。如果二個方向相反 溫度係數(temperature coefficients,TCs)利用適當權重相加時，結果將顯示一個零 TC 值。舉例來說，對二個隨溫度變動相反方向之電壓 V1 和 V2 而言，我們選擇 α1 和 α2 使得 ，得到一參考電壓為 VREF= α1 V1+ α2 V2，其 TC 值為零。

分別擁有正和負TC 之電壓，在半導體技術中許多元件參數之中，雙載子電 晶體的特性已被證明最可以重複生產且擁有能提供正和負TC 值之定義明確數 值。甚至雖然許多MOS 元件參數已在許多參考電路中被考慮，雙載子運作能形 成了參考電路的核心部份。

2 0

2 1

1∂V ∂T+

α

∂V ∂T =

α

負 TC 電壓

雙載子電晶體之基極-射極電壓，或更一般地說，pn 接面二極體的前進電壓 顯示了一個負TC，首先我們以容易使用之數值來象徵 TC 的表示式。對一個雙 載子元件而言，我們可以寫出 ，其中

V

_T =

kT

/

q

，飽和電流 Is 和

μ kTn

_i²成比例，其中μ 象徵了次要載子之遷移率；而 象徵了矽晶之內在次

要載子濃度。這些數值對於溫度之相關性可表示為 ，其中 且

，其中

n

i m oT μ

μ ∝

m

≈−3/2

)]

/(

3exp[

2

T E kT

n

_i ∝ − _g E_g ≈1.12eV 為矽的能帶差，因此 )

/ exp(

I

I

_C = _S

V

_BE

V

_T

kT bT Eg

Is= ^4+mexp− (3.10) 其中b 為比例因子。寫出 ，我們可以計算基極-射極電壓之 TC 值，將 對T 取微分，我們必須知道 的特性為溫度的函數。為簡化分析，我 們現在假設 維持為常數，因此，

) / ln( _{C S}

T

BE

V I I

V

=

V

BE

I

_C

I

C

T I I V I I T V T

V

_S

S T S C T BE

∂

− ∂

∂

= ∂

∂

∂ ln (3.11)

從式(4.1)中，我們得到

(4 ) ³ exp ⁴ (exp )( ₂)

kT

Eg kT bT Eg

kT T Eg

m T b

I

_{S m m} −

− + +

∂ =

∂ _{+ +}

(3.12) 因此，

^{S T} _T

S

T

V

kT Eg T

m V T

I I V

) 2

4

( + +

∂ =

∂ (3.13)

利用式(4.2)和(4.4)，我們可以寫出

^T _T

S C T

BE

V

kT Eg T m V I

I T V T V

) 2

4 (

ln − + −

∂ =

∂ (3.14)

T

q E V m

V

_BE −(4+ ) _T − _S /

= (3.15) 式(4.6)給定了在一給定溫度 T 時之基極-射極電壓的溫度係數值，顯示了和 本 身的相關性。當 且T=300K 時，

V

BE

mV

V

_BE ≅750 mV K

T V_BE

/ 5 .

−1

∂ ≈

∂ 。從式(3.15)中，

我們注意到

V

_BE本身的溫度係數和溫度相關，如果一正TC 顯示了一固定溫度係

數時，將會在固定參考電路生成中產生誤差。

正 TC 電壓

如果二個雙載子電晶體操作於不同的電流密度下，其基極-射極電壓差和絕對 溫度成正比。如圖3.3 所示，假如二個相同電晶體(

I

_S1 =

I

_S2)分別偏壓於集極 電流為

nI

_O和

I

_O並忽略其基極電流，則

n I V

V I I V nI V

V

V

_T

S O T S

O T BE BE

BE ln ln ln

2 1

2

1 − = − =

= Δ

因此，

V

_BE之差異顯示了一個正的溫度係數：

n q k T V_BE

= ln

∂ Δ

∂ (3.16)

可以發現此TC 值和溫度或是集極電流特性無關。

V

BE

Δ

Vdd

nIo Io

+ -

Q1 Q2

圖 3.3 PTAT 電壓的產生

我們可以利用上面所探討之負TC 和正 TC 電壓，我們可以設計我們所需具 有零溫度係數之參考電路。我們寫成

V

_REF =

α

₁

V

_BE +

α

₂(

V

_T ln

n

)，其中 為二 個操作於不同電流密度下之雙載子電晶體的基極-射極電壓差。選擇

n V

_T ln

α

1和

α

₂之 下，我們可以瞭解在室溫時，

mV K

T V

_BE

/ 5 .

−1

∂ ≈

∂ 而

mV K

T V

_T

/ 087 . +0

∂ ≈

∂ ，可以設

定

α

₁ =1而選擇

α

₂ln

n

使得(

α

₂ln

n

)(0.087

mV

/

K

)=1.5

mV

/

K

。那就是說，

2 . 17

2ln

n

≈

α

，對零TC 來說：

T BE

REF

V V

V

≈ +17.2 (3.17) 設計一電路將 增加至17.2 。首先，考慮圖3.3 之電路，其中基極電流 可忽略不計，電晶體 由n 個單位電晶體平行組成而 為單位電晶體。假設強 制Vo1 和 Vo2 相同，則

V

BE

V

_T

Q

2

Q

₂

2

1 BE

BE

RI V

V

= + ，且

RI

=

V

_BE1 −

V

_BE2 =

V

_T ln

n

，因此，

，推論出如果

n

V V

V

_O2 = _BE + _T ln ln

n

≈17.2時，Vo2 可做為溫度無關之參考電路(儘 管Vo1 和 Vo2 保持相同)。

圖 3.4 與溫度無關之電壓的概念生成圖

圖 3.4 之電路需要二個修正後，做成實際電路。首先，必須加入一機制確保 Vo1=Vo2；第二，因為 會產生一個很大的n 值，則 項必須 被適當地放大。在此，放大器A1 量測 和 ，驅動R1 和 R2(R1=R2)之上端點 使得X 和 Y 的電壓值大約相等。參考電壓可在放大器之輸出端得到，依據圖 3.4

之分析，可得到 ，得到經過又分支的電流為 且輸出

電壓為

2 . 17

ln

n

≈

RI

=

V

_Tln

n V

X

V

_Y

n V V

V

_BE1 − _BE2 = _T ln

V

_Tln

n

/

R

₃

ln ( )

2 3 3

2

R R

R n V V

V

_out = _BE + ^T + (3.18)

( ln )(1 )

3 2

2

R

n R V

V

_BE + _T +

= (3.19)

對零TC 而言，必須得到(1 )ln 17.2

3

2 ≈

+

n

R

R

，可以發現這樣的結果和電阻之

TC 無關。

A1

圖 3.5 觀念電路的實現

可以將以上的這些的觀念放入到以下的電路中，將以實現。而可以發現下圖 3.5 中之放大器(OPA)我們將另外設計另一個單端輸出的放大器，我們將起始電路 設計在內部，而其內部我們也將設計另一組偏壓電路，以提供這顆放大器工作使 用。

內有Start-up circuit

n1

圖3.6 寬振幅之偏壓電路

Start-up OPA Bias

圖 3.7 為帶差參考電路中放大器內部電路圖

7.2uA

圖3.8 MB2 電晶體的電流對溫度變化的作圖

可以從上圖瞭解，MB2 電晶體對溫度變化的作圖，可以瞭解在劇烈的溫度 的變化下，電流只有些許的變化，這樣的作法只是為了解溫度對電晶體的影響如 何。

37mV 18mV

圖 3.9 節點 n1 電壓對溫度變化的作圖

從圖 3.9 從節點 n1 上面了解溫度從 在節點 n1 上電壓的變化，

可以瞭解帶差參考電路抑制了溫度劇烈變動，讓電壓變動不會巨幅度的變化。

o o ~140

−40

3-2 共模回授電路

共模回授電路(Common-Mode Feedback Circuit，CMFB)的主要功能為鎖住差 動輸出端電壓，使得運算放大器輸出端電壓維持在固定的電壓。由於在高增益的 運算放大器中，輸出共模位準對於元件特性及不匹配相當敏感，因此需要共模回 授電路來量測輸出端電壓，並且根據量測到的電壓，來調整運算放大器的偏壓電 流，使其輸出共模位準回到我們定義的共模位準上。簡單來說共模回授電路的三 個動作分別為:量測輸出點共模位準、和參考電壓值比較、做出迴授校正輸出共 模準位的機制。

共模回授電路可分為兩種型態，第一種為非連續式的共模回授電路，由電 容、開關和一組時脈來完成。非連續式的共模回授電路的優點為不會造成運算放 大器的輸出振幅的降低，在高精確度的考量上，輸出振幅的大小，會影響接下來 的電路設計難度，它的缺點就是因為使用的是元件和開關在面積上，比連續型佔 去更大的面積且時脈控制下，會使得輸出的共模位準，會有依段上生時間的延 遲。第二種為連續式的共模回授電路。連續式的共模回授電路通常由電晶體來實 現，其最大的缺點為會減小輸出電壓的振幅，但對寬振幅的OTA 影響不大，並 且共模回授電路中的電晶體的輸入電容，會造成運算放大器的負載電容加大，導 致於運算放大器的相位邊限以及單位增益頻寬的偏移，對OTA 的影響效果也並 不會很大。從以上的結論來觀看，可以從所選擇的OTA 的電路上，來選擇所要 搭配的共模回授電路，會比較恰當。因此本論文是採用連續式的共模回授電路來 實現。[8]