第四章 可變增益低雜訊放大器之設計與 實現
4.3 設計流程
CHAPTER 4 The Design and Implementation of the Variable Gain Low Noise Amplifier
CHAPTER 4 The Design and Implementation of the Variable Gain Low Noise Amplifier
在圖4.5 中，可得知在一單級的低雜訊放大器當中足以決定電路當中NFmin
值的電路元件是為M1 電晶體(MOS)，此外，輸入信號 1dB功率壓縮點(Input Power 1dB Compression Point，IP1dB)之大小也是決定在M1 電晶體(MOS) 之大小，因此在選用其大小時必須格外的小心與謹慎，接下來開始針對其 設計流程作一敘述。
4.3.1.1 設計步驟
一單級低雜訊放大器(Low Noise Amplifier，LNA)之設計步驟約可整理 如下所示：
電路是 否穩定
設計輸入/
輸出匹配 電路 否
設計穩 定電路 設計偏壓電
路(大信號) 訂定我們所要的
規格，如：雜訊
指數、增益…等 是
圖4.6 低雜訊放大器設計流程圖
Step 1. )
在設計之前首先要先知道我們所要設計的低雜訊放大器(Low Noise Amplifier，LNA)是使用在何頻段，對雜訊指數、增益、功率消耗…等 等參數的要求為何？
LNA
Process TSMC CMOS 0.18um 頻率範圍 5.15~5.825 GHz
Vdd 1.8V
NF (dB) ≤ 5
Gain(dB) 10~25
OIP3(dBm) ≥ -15
表4.1 LNA 應用於直接降頻接收器之預計規格表
CHAPTER 4 The Design and Implementation of the Variable Gain Low Noise Amplifier
Step 2. )
決定M1 電晶體(MOS)與 M2 電晶體(MOS)的大小；由 TSMC 所提供 的製程資料當中可以找出在幾個不同偏壓時，NFmin的大小，此外，也可以 直接對電晶體作S參數的小訊號模擬，並觀察指插數(Finger Number，Nr) 變化時NFmin的變化情形；而由Thomas H. Lee 先生對電晶體與雜訊指數之 研究，發現在某一dip點之內，將電晶體(MOS)的Size逐漸的調大可以降低 雜訊指數，如圖4.7 所示：
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 x 10-3 0
0.5 1 1.5 2 2.5
Wopt
NF(dB)
PD=5mW PD=10mW PD=15mW PD=20mW PD=25mW TSMC 所提供 MOS 之調整範圍
Wr=2.5um , Nr=4~128
圖4.7 NF、PD與WOPT之間的關係圖
由上圖4.7 可發現，在某個區域中，當寬度逐漸增加時雜訊指數(Noise Figure，NF)是呈現逐漸下降的趨勢，在TSMC製程當中，其所提供的電晶 體(MOS)大小可調整範圍為Wtotal = 10~320um (Wr = 2.5um，Nr = 4~128)，
對照圖4.7 可發現剛好落在上圖標註之區域。
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Step 3. )
設計該電路的偏壓電路，如圖4.8 所示之區域。
R Rbias
V_DC Vbias
Port P2 Num=2 C
Cd L
Ld
MM9_NMOS M2
MM9_NMOS M1
L Ls L
Lg DC_Block
DC_Block1 Port
P1 Num=1
V_DC Vdd
偏壓電路
圖4.8 低雜訊放大器設計流程圖(偏壓電路)
在這裡所使用的偏壓方式為源極自給偏壓，而該電阻值之大小不太會 影響我們進入到閘極的壓降，但若所使用之電阻值過小則可能會使信號產 生損耗，而造成輸出端的訊雜比降低，也就是雜訊指數提高，依據經驗 10KΩ的電阻值在該處是較適用且合宜的，目的是使高頻小訊號在經過該 端點時，看到的是一高阻抗，宛如一RF-Choke 般。
Step 3. )
接下來必須判斷該偏壓好之低雜訊放大器是否已達到穩定，若未達到 穩定則必需設計穩定電路讓電路先達到穩定；而設計穩定電路的方式有許 多種，但基本上依照放置的位置約可略分成三種：(1.)輸入穩定電路(2.)汲 極回授電路(3.)輸出穩定電路，而因為前兩項方法都會讓整體電路的雜訊指 數變的過差，因此在設計低雜訊放大器時，該兩種穩定電路的方式較不建 議採用，而對於輸出穩定電路茲介紹如下：
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Port P1 Num=1 L
L1 R=
V_DC SRC3
TSMC_CM018RF_NMO M2
wr=2.5 um
R R2 C
C2
C C1 S_RF
穩定電路
‧‧‧
圖4.9 低雜訊放大器設計流程圖(穩定電路)
‧
‧
‧
如圖4.9 所示之穩定電路示意圖，該電阻最主要是消耗輸出端的小訊 號，藉以使電路達到穩定的狀態，而該電容則是希望直流訊號無下地路 徑，以降低直流功率損耗。
Step 4. )
設計輸入端匹配電路，電感LS與Lg值：輸入阻抗的匹配主要是為了 減少射頻訊號進入內部電路時產生反射效應(reflect effect)，讓輸入的射頻 訊號功率不至耗損太多。通常，在低雜訊放大器的電路設計上，考慮到低 雜訊放大器的前級通常還會置放一個帶通濾波器，而濾波器的輸出阻抗通 常為50Ω 阻抗，為了避免不必要的反射所造成的雜訊，所以設計 50Ω 為 低雜訊放大器的輸入阻抗。輸出端的阻抗匹配考慮到高頻量測儀器系統大 部分是50Ω 的系統，所以設計輸出阻抗也為 50Ω。源極電感衰減電路架構，
重要優點為阻抗的實部值控制是經由電感的選擇而決定，如圖4.10 所示，
輸入端阻抗匹配的小訊號等效電路如圖4.11 所示：
圖4.10 源極電感衰減電路架構圖
CHAPTER 4 The Design and Implementation of the Variable Gain Low Noise Amplifier
圖4.11 輸入端阻抗匹配的小訊號等效電路
其輸入阻抗為：
gs s m g gs
in s
in in L
C g sC
) 1 L L ( I s
Z = V = + + + (4.1)
s gs T
g
s L
sC ) 1 L L (
s + + +ω
≈ (4.2)
其中gm為電晶體M1 的互導，Cgs則是M1 閘源極間的寄生電容，且 CMOS的截止頻率可近似為ωT = gm / Cgs。為了得到50Ω的阻抗匹配，即Zin等 於50Ω實阻抗；因此(4.2)的實部項等於 50Ω，則可以表示如下式：
ωT LS = 50Ω (4.3)
同理，(4.1)式中的虛部項則必須等於零，如(4.4)式所示：
sC 0 ) 1 L L ( s
g gs
s + + = (4.4)
設S=jωo代入(4.4)式，可求得共振頻率ωo的展開式為：
I_AC gmVgs C
Cgs
L Ls L
Port Lg Port1
Port Port2
Iin
Vgs
Vin Zin
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gs s o (Lg L )C
1
= +
ω (4.5)
從(4.3)、(4.5)式，可以知道藉由CMOS電晶體截止頻率ωT與Ls電感值來決 定輸入實阻抗50Ω，並只要適當的調整Lg及Ls大小即可決定輸入端共振頻 率的範圍。所以在輸入端阻抗匹配的電路實現方面，皆是從調整電感Lg、
Ls及電容Cgs值來進行設計。
Step 5. )
設計輸入端匹配電路：
在輸出端的阻抗匹配電路方面，考慮到輸出最大功率增益的發生以及量測 儀器為50Ω系統，因此設計ГL = ГOut* = 50Ω的共軛匹配級，並且使用Smith chart的匹配軟體將電感Ld及電容Cd值求出，並完成輸出端阻抗匹配的設 計；圖4.12 為此設計流程的低雜訊放大器(Low Noise Amplifier，LNA)電 路完整示意圖：
Vin
R R2 R=0.5 kOhm TSMC_CM018RF_NMOS_RF
M2 nr=20 wr=2.5 um
C C2 C=0.19 pF
L L3 R=
L=8.905 nH Term
Term1 Z=50 Ohm Num=1
C C1 C=1.0 nF
L L4 R=
L=3.8 nH
L L2 R=
L=0.155 nH
TSMC_CM018RF_NMOS_RF M1
nr=40 wr=2.5 um
Term Term2 Z=50 Ohm Num=2
V_DC Vbias Vdc=0.63 V
TSMC_CM018RF_RES R1
V_DC SRC3 Vdc=1.8 V
圖4.12 低雜訊放大器(Low Noise Amplifier，LNA)電路完整示意圖
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4.3.1.2 模擬結果
圖4.13 與 4.14 為此低雜訊放大器電路設計之模擬圖：
(a)S21 與 S11 (b)S12 與 S22 圖4.13 低雜訊放大器 S 參數模擬圖
(a)NF (b)S12 與 S22 圖4.14 低雜訊放大器雜訊指數與穩定度之模擬圖
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4.3.2 可變增益低雜訊放大器設計方式
介紹完低雜訊放大器(Low Noise Amplifier，LNA)電路設計流程後，將 針對所設計可變增益的低雜訊放大器( Variable Gain Low Noise Amplifier，
VGLNA ) [12] [13] [14]電路作一完整的介紹。
4.3.2.1 架構比較
首先先針對傳統的可變增益的低雜訊放大器( Variable Gain Low Noise Amplifier，VGLNA ) [15]電路架構與新型的電路設計架構作一個簡單的比 較：
(a) 傳統之 VGLNA 設計架構 (b) 新型之 VGLNA 設計架構 圖4.15 傳統 VGLNA 設計架構
圖4.15(a)所示為傳統之 VGLNA 設計架構圖，由於希望在三個不同的 Gain mode 時，都能夠獲得極低之雜訊指數(Noise Figure)，因此針對傳統 的VGLNA 電路架構作了改良，圖 4.15(b)所示為改良後之電路架構，首先 在主電路的第一級先設計一個低雜訊放大器(LNA)，使得的 Input Matching 幾乎不易隨著不同的Gain mode 而作改變，而後再 Cascade 我們的可變增
L L5 LL6
C C1
MM11_NMOS MOSFET4
Term Term2 Z=50 Ohm Num=2 R
R14
MM11_NMOS MOSFET5
L L4 V_DC
SRC3 Vdc=1.8 V
C C2
L L8
C Term C3
Term1 Z=50 Ohm Num=1
Port P1 Num=1
R R13
MM11_NMOS MOSFET1
MM11_NMOS MOSFET3 MM11_NMOS MOSFET2 Port
P3 Num=3
Port P2 Num=2 RR15
R
R16 R
R17 LL7
Input Matching
Buffer Stage
Variable Gain Stage
Traditional Design :
VL VM VH
R Rbias_b_1
C Cg L Lg R=
C DC_block1
Term Term1 Num=1 V_DC SRC7 Vdc=1.8 V
C DC_block2
MM9_NMOS M33
R Rbias_ref TSMC_CM018RF_NMOS_RF 100
nr=40 wr=2.5 um lr=0.18 um Type=1.8V triple-well
V_DC SRC8 Vdc=1.8 V
MM9_NMOS M31 R R Rb_2
Rb_1
Port P3 Port P2 Port P1
R Rbias_a_2 R Rbias_a_1
Term Term2 Num=2 MM9_NMOS M30
MM9_NMOS M32 L
Ls_2 R=
MM9_NMOS M29
L RFChoke_2 R=
L=1.0 nH
MM9_NMOS M27
R R_1
R R_3 R R_2
MM9_NMOS M28
C DC_block
R Rbias_b_2 MM9_NMOS M2
L Ls_1 R=
L RFChoke_1 R=
Variable Gain Stage
Low Noise Stage Input
Matching
Output Matching Output
Matching
New Design :
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益級，如此可使雜訊指數(Noise Figure)在三個不同的 Gain mode 時，都能 夠維持一一定且較低的數值，而不至於彼此之間有太大的差距[15] [16]
[17]。
4.3.2.2 架構簡介
在可變增益低雜訊放大器(Variable Gain Low Noise Amplifier，VGLNA) 的架構方面，大致上可區分為主電路、輸入級匹配電路以及輸出級匹配電 路這三個部分，接下來將針對此三個部分作一介紹[18] [19] [20]：
在主電路方面可以分為兩部分來講敘，首先在第一級我們設計一單級 的低雜訊放大器(LNA)，該低雜訊放大器(LNA)是採用疊接共源極電感衰退 架構(Source inductor degeneration)，之後 Cascade 一級具有三個 Gain Mode 切換的疊接共源極電感衰退的放大器(Source inductor degeneration)，此設計 的首要目的在於利用第一級來達到最低的雜訊指數(Noise Figure)，並且透 過第二級進一步提高整體的增益並作三種Gain Mode 切換的動作；而 Input 端為inductor-degeneration (Ls)及 noise matching (Lg、Cg)的匹配電路；在 Output 端使用一 Common Drain 並聯一 Current Mirror 的主動元件匹配電路 架構，電路架構如下圖4.16[21] [22]所示：
Low Noise Stage Variable Gain Stage
VL VM VH
R Rbias_b_1
C Cg L Lg R=
C DC_block1
Term Term1 Num=1 V_DC SRC7 Vdc=1.8 V
C DC_block2
MM9_NMOS M33
R Rbias_ref TSMC_CM018RF_NMOS_RF 100
nr=40 wr=2.5 um lr=0.18 um Type=1.8V triple-well
V_DC SRC8 Vdc=1.8 V
MM9_NMOS M31 R
R Rb_2 Rb_1
Port P3 Port
P2 Port P1
R Rbias_a_2 R Rbias_a_1
Term Term2 Num=2 MM9_NMOS
M30
MM9_NMOS M32 L
Ls_2 R=
MM9_NMOS M29
L RFChoke_2 R=
L=1.0 nH
MM9_NMOS M27
R R_1
R R_3 R
R_2
MM9_NMOS M28
C DC_block
R Rbias_b_2 MM9_NMOS
M2
L Ls_1 R=
L RFChoke_1 R=
Output Matching
Input Matching
圖4.16 共源疊接放大器架構圖
使用BondWire 使用BondWire
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4.3.2.3 設計流程
圖4.17 整體電路結構區分圖
以下是電路架構的設計流程，在此將整體電路大略區分為輸入匹配電 路、分壓電路、主電路以及輸出匹配電路如圖4.17並分別作討論：
VH VM
VL
DC_Block DC_Block2
Term Term2 Num=2 MM9_NMOS
M7
MM9_NMOS M9 MM9_NMOS M8 L RFChoke_2 L
RFChoke_1 R=
V_DC SRC7 Vdc=1.8 V
R R_1
MM9_NMOS M6 MM9_NMOS M5 MM9_NMOS M4
MM9_NMOS MM9_NMOS M3
M1
R Rbias_b_1
R Rbias_b_2 MM9_NMOS
M2 R Rbias_a_1
Term Term1 Num=1
C DC_block1
R Rbias_a_2
L Ls_1
R Rb_1 LLg
C DC_block
R
R_2 R
R_3
L Ls_2 R=
PortP1 Port
P2 Port
P3
DC_Block DC_Block1
R Rb_2
V_DC SRC8 Vdc=1.8 V
R Rbias_ref
圖4.18 可變增益低雜訊放大器電路架構(步驟 1.)
首先決定第一級M1 以及 M2 電晶體(MOSs)的大小、Ls_1 及 R(bias_1) 的數值，由於此低雜訊放大器採用共源極衰退的疊接架構，其雜訊指數最 主要是由輸入級M1 所決定，因此 M1 的大小在設計上必須作謹慎的考量，
Main Circuit Input
Matching Network
Output Matching Bias
Circuit 50
Network
50
Step 1 :
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而Ls 在此有兩個主要的功能：
<1.>增加放大器的穩定度。
<2.>使串接後電晶體的ΓIN* 盡可能接近其最佳反射係數Γopt(電路的 最低雜訊指數)。
1由於主電路的第一級是設計所謂的低雜訊放大器，因此在Γs_plane 上取出Ga_Circles與Noise_Circles，並在其上找出一最佳的交點使 得此放大器能夠有一最低的雜訊點(Γopt)；根據Thomas H. Lee 先 生對電晶體與雜訊指數之研究，發現在某一dip點之內，將MOS的 Size逐漸的調大可以降低雜訊指數，因此根據這項發現逐一的對 MOS的Size作Tuning，進而決定M1及M2電晶體MOS(s)所需要的 Size。
2Ls_1為使用Bondwire方式的等效電感，因此其大小之選定為考慮打 線技巧與實際所需的長度來作決定(註.1)。
3 Rbias_a_1、Rbias_a_2的大小主要是提供M1 Gate端一固定偏壓，
因此其大小端看Vg的大小作決定，但其值至少仍需大於10KΩ以 上，使之也能夠當一RF_Choke。
Step 2 :
VH VM
VL
DC_Block DC_Block2
Term Term2 Num=2 MM9_NMOS
M7
MM9_NMOS M9 MM9_NMOS M8 L RFChoke_2 L
RFChoke_1 R=
V_DC SRC7 Vdc=1.8 V
R R_1
MM9_NMOS M6 MM9_NMOS M5 MM9_NMOS M4
MM9_NMOS MM9_NMOS M3
M1
R Rbias_b_1
R Rbias_b_2 MM9_NMOS
M2 R Rbias_a_1
Term Term1 Num=1
C DC_block1
R Rbias_a_2
L Ls_1
R Rb_1 LLg
C DC_block
R
R_2 R
R_3
L Ls_2 R=
PortP1 Port
P2 Port
P3
DC_Block DC_Block1
R Rb_2
V_DC SRC8 Vdc=1.8 V
R Rbias_ref
圖4.19 可變增益低雜訊放大器電路架構(步驟2.)
CHAPTER 4 The Design and Implementation of the Variable Gain Low Noise Amplifier
決定第一級與第二級之間的DC_block電容與Ld_1的數值：
1此電容最主要是Block上一級的電壓。
2 RFChoke_1的大小需考量該電感的自振頻率與Q factor，及能否使 第一級與第二級間有最低的Loss，而因為此設計是進行CMOS電路 的設計，因此在此它和DC_block電容是作Voltage Gain Matching並 不是做Power Gain Matching。
Step 3 :
VH VM
VL
DC_Block DC_Block2
Term Term2 Num=2 MM9_NMOS
M7
MM9_NMOS M9 MM9_NMOS M8 L RFChoke_2 L
RFChoke_1 R=
V_DC SRC7 Vdc=1.8 V
R R_1
MM9_NMOS M6 MM9_NMOS M5 MM9_NMOS M4
MM9_NMOS MM9_NMOS M3
M1
R Rbias_b_1
R Rbias_b_2 MM9_NMOS
M2 R Rbias_a_1
Term Term1 Num=1
C DC_block1
R Rbias_a_2
L Ls_1
R Rb_1 LLg
C DC_block
R
R_2 R
R_3
L Ls_2 R=
PortP1 Port
P2 Port
P3
DC_Block DC_Block1
R Rb_2
V_DC SRC8 Vdc=1.8 V
R Rbias_ref
圖4.20 可變增益低雜訊放大器電路架構(步驟3.)
決定M3、M4_L( Low Gain Mode )、M5_M( Medium Gain Mode )以及 M6_H(High Gain Mode)四顆電晶體(MOSs)的大小以及R(bias_2)、Ls_2之數 值：
1 M3電晶體大小的選定和第二級要進一步提供多少的Gain以及降 低Noise Figure有關，因此其Size的決定方式基本上仍然和 Step 1 的1相似。
2 M4_L、M5_M、M6_H這三顆電晶體(MOSs)的大小和第二級所能 提供的Gain並沒有太直接的關係，但其大小確關係著在三個不同的 Gain Mode間做切換時，MOS是否仍然可以被適當的操作在飽和區 有關。
CHAPTER 4 The Design and Implementation of the Variable Gain Low Noise Amplifier
3 Ls_2大小之選定仍和Step 1的2一樣，考慮打線技巧與實際所需的 長度來作決定(註.1)。
4 R(bias_2)大小之選定仍然和Step 1的3一樣，需要視所需的Vg大小 來作決定，而且其值至少仍需大於10KΩ以上，使之也能夠當作一 RF_Choke。
Step 4 :
VH VM
VL
DC_Block DC_Block2
Term Term2 Num=2 MM9_NMOS
M7
MM9_NMOS M9 MM9_NMOS M8 L RFChoke_2 L
RFChoke_1 R=
V_DC SRC7 Vdc=1.8 V
R R_1
MM9_NMOS M6 MM9_NMOS M5 MM9_NMOS M4
MM9_NMOS MM9_NMOS M3
M1
R Rbias_b_1
R Rbias_b_2 MM9_NMOS
M2 R Rbias_a_1
Term Term1 Num=1
C DC_block1
R Rbias_a_2
L Ls_1
R Rb_1 LLg
C DC_block
R
R_2 R
R_3
L Ls_2 R=
PortP1 Port
P2 Port
P3
DC_Block DC_Block1
R Rb_2
V_DC SRC8 Vdc=1.8 V
R Rbias_ref
50Ω 50Ω
圖4.21 可變增益低雜訊放大器電路架構(步驟4.)
決定R_1、R_2、R_3三顆電阻和Ld_2的大小以及Input/Output Matching Circuit：
1 R_1、R_2、R_3這三顆電阻在DC時雖然和偏壓電流沒有很大的關 係，但大小會影響該三顆電晶體(MOSs)(M4_L、M5_M、M6_H)，
在三種不同Gain Mode時，是否能適度的工作在飽和區(Saturation Region)，而不會因為R_1、R_2、R_3的阻值太大而被壓迫至三極 管區(Triode Region)；此外R_1、R_2、R_3這三顆電阻的大小在交 流(AC)時和三個不同Mode是否能夠有足夠的Gain，且每個Mode都 能夠差6dB/Step(註.2)，有著非常直接的關係。
2 Ld_2的大小最主要是取決於第二級Variable Gain Stage的輸出端與 Output端主動元件Matching Circuit的輸入端間是否能夠有最低的