輸出與回授網路功率消耗

1

) (

( )

( V I D

P_DDiode = _DON ∗ _OUT ∗ − (2.22) 同樣的預估二極體功率消耗對接面溫度的影響

JAD MOSFET

D A

J T P R

T = + _{( )}∗ _θ (2.23) 其中 TA是系統操作時的環境溫度， RθJAD則是代表由操作環境到二極體中的矽晶 體接面的等效熱阻。

另一個要注意功率消耗所造成的溫度上升的原因是，當負載被系統決定時，

系統的工作溫度也同時被決定，而當負載電流較大時，系統的工作溫度也愈高，

溫度的上升會影響到輸出PMOS 的等效阻抗，由於 PMOS 的等效阻抗為正溫度係 數，因此高溫環境下 PMOS 所消耗的功率也較大，對二極體來說，溫度的上升雖 然不會造成導通電壓的上升，但是二極體本身的漏電流是隨溫度上升每10~20℃就 上升2 倍，蕭特基二極體在溫度超過 100℃的環境下的漏電流是 mA 等級，此時系 統的固定功率損失同步上升。

2.2.3 輸出與回授網路功率消耗

如圖2.1 中所示，輸出與回授網路所要探討的功率損失是低通 LC 網路以及回 授電阻RF1與RF2的功率損失，理想的電感與電容是用來儲能而不會消耗能量的，

然而實際的電感與電容在功率轉換的過程中是有消耗能量的，最簡單且常見的電 感等效模型是在理想的電感前面串聯一個等效的阻抗，一般稱為 DCR，另外，最

簡單且常見的電容等效模型是在理想的電容前面串聯一個等效的阻抗，一般稱為 ESR，不論是 DCR 或是 ESR 都是用來表示當電感與電容有電荷流動時，電感與電

容本身所消耗的能量，因此，可以知道在輸出網路的部份所消耗的能量等於 ESR

I DCR I

P_LC = _L²_{_RMS} ∗ + _C²_{_RMS} ∗ (2.24) 而回授網路的功率消耗可以簡單近似為

2 1

2

R R P_FB V^OUT

= + (2.25) 上述式子中，PFB通常小於10mW，而 PLC則因為電感電流可能很大的情形下而達 到數百mW 的等級，因此，在電感的選用上必須特別的小心，適當的 DCR 值的電 感才能夠使系統在合理的成本下達成良好效率的目標。

第三章 磁滯式比較器與所提出的架構

3.1 常見的磁滯式比較器與原理分析

磁滯式比較器的原理在於建立比較器在輸出由邏輯0 到邏輯 1 以及輸出邏輯 1 到邏輯0 這兩種狀況不同的切換位準，如圖 3.1 所示，最簡單的做法是利用史密特 觸發器(Schmitt trigger)[15]，而類比電路常見的方法是以電路的手法在判定輸出為 邏 輯 0 或 是 邏 輯 1 後 給 與 比 較 器 不 同 方 向 的 輸 入 誤 差 電 壓 (input offset voltage)[16]，或是以窗型比較器[17]來達成所需要的功能。以下針對前述常見的磁 滯式比較器分析其操作原理與特性。

圖3.1 磁滯波形示意圖

3.1.1 史密特觸發器

在互補式金氧半(CMOS)場效電晶體數位電路中，常見的反相史密特觸發器如 圖3.2 所示

圖3.2 反相史密特觸發器

輸入端IN 維持邏輯 0 時 MN1、MN2、MP3不導通，MN3、MP1、MP2導通，當 輸入端IN 由邏輯 0 慢慢向上增加至超過 Vth_MN1時， MN1導通，由於此時MN1與 MN3同時導通的關係，在 MN2的源極電壓(V1)將會等於 MN1與 MN3等效電阻的分 壓結果

到地(VSS)之間的電流路徑，因此輸出端 OUT 將會放電到邏輯 0，讓 MN2導通的電

在MP2導通瞬間輸出OUT 端尚未充電時，電晶體 MP1上所流經過的電流等於電晶

當正迴授的量大於負迴授的量時，整個比較器為正迴授並且有內建的磁滯電壓，

通常在線路中(W/L)MP1=(W/L)MP2、(W/L)MP3=(W/L)MP4，當(W/L)MP1 < (W/L)MP3時比 較器的正迴授量大於負迴授量，比較器存在內建磁滯電壓。

圖3.3 反相磁滯比較器

當IN1 電壓固定為一定值，IN2 電壓由邏輯 0 慢慢增加到接近轉態點，當系統接近 轉態瞬間時，下列電流關係式必須被滿足

1

1 MP

MN I

I = (3.13)

( )

( )

₁^{3 1}

3

2 /

/

MP MP MP MP

MN I

L W

L I W

I = = ∗ (3.14)

3 1 2 1

3 MN MN MP MP

MN I I I I

I = + = + (3.15)

(3.14)、(3.15)代入(3.13)可以得到

3.1.3 窗型比較器

窗型比較器(Window comparator)的功能與磁滯比較器相似，以兩個比較器組成 的窗型比較器如圖3.4 所示，

圖3.4 窗型比較器

分別由輸入信號(在此為 VFB)與 VH為輸入對的比較器與輸入信號與VL為輸入對的 比較器，VH>VL，當VFB小於VL時，輸出信號OUT 為邏輯 0，一直到 VFB大於VH

之後輸出信號才會轉變為邏輯1，反之當 VFB大於VH時，輸出信號OUT 為邏輯 1，

一直到VFB小於VL之後輸出信號才會轉變為邏輯0。

3.2 改善前原型

改善前的磁滯比較器其基礎建構在反相型磁滯比較器上，如圖3.5 所示

圖3.5 改善前磁滯比較器

其中 GM放大器的功能在於分別將輸入信號 VFB與參考信號 VR_FB分別轉換為電流 信號，而在輸出級的地方將兩個電流做比較，藉此判定輸出信號 COUT應該為邏輯 0 或是邏輯 1，而從架構圖中可以發現，當 VFB大於VH使得COUT為邏輯0 時，VOUT

信號為邏輯1，開關 MPS1不導通，此時IH1沒有電流，而當VFB由大於VH慢慢下 降到小於VL時，COUT為邏輯1 時，VOUT信號為邏輯0，開關 MPS1導通，此時IH1

有電流流入 COUT端，由上述的分析可以得到當系統由 VFB大於 VH慢慢下降時，

COUT為邏輯0，開關 MPS1不導通，此時系統為單純的比較器，故VL=VR_FB，而當

表示為

HYST M

H G V

I ₁ = ∗ (3.27) 亦即

1 H

M HYST I

V =G (3.28)

由方程式(3.28)可以知道，磁滯電壓量與放大的轉導放大量 GM成正比，與迴授控 制電流量IH1成反比，因此想要得到目標的磁滯量則需要適當的調整轉導放大量與 迴授控制量。

3.3 建議改善架構

圖3.6 建議改善架構

如方程式(3.28)所示，在系統的轉導放大量以及回授控制量固定的情形下，一 般的磁滯比較器其磁滯量是固定的，由方程式(2.17)可以知道，在系統負載電流較 小時，較低的系統操作頻率可以得到較高的效率，而由方程式(2.10)中可以得到，

在外部系統已經決定的情形下，由線路本身可以控制系統操作頻率的關鍵就在於 磁滯比較器的磁滯量，因此，在這裡提出一種隨著負載電流的大小而改變磁滯比

建議改善架構如圖3.6 所示，與圖 3.5 相比較，可以發現主要的差別在於所提 出的架構在回授控制的路徑上加上了輸出PMOS 的電流偵測回授量，也就是說

PMOS SENSE I

I ∝ (3.29) 同時磁滯電壓量方程式(3.28)也可以改寫為

SENSE H

M

HYST I I

V G

= −

1

(3.30)

第四章 高速磁滯電壓轉換系統實現與模擬結果

4.1 高速磁滯電壓轉換系統架構

圖4.1 高速磁滯電壓轉換系統架構圖

高速磁滯電壓轉換系統的整體架構如圖4.1 所示，其中調節器 (Regulator) [20],

VFB相比較，當VFB大於磁滯比較器的轉態電壓VH時，比較器輸出邏輯0 信號給 控制(control)邏輯線路，控制邏輯會產生出相對應的信號驅使驅動級(Driver)令輸出 開關PMOS 不導通，PMOS 不導通將使得電感電流開始放電，輸出電壓 VOUT以及 其回授信號VFB開始下降，反之，當VFB小於磁滯比較器的轉態電壓VL時，比較 器輸出邏輯1 信號給控制(control)邏輯線路，控制邏輯會產生出相對應的信號驅使 驅動級(Driver)令輸出開關 PMOS 導通，PMOS 導通將使得電感電流開始充電，輸 出電壓 VOUT以及其回授信號VFB開始上升，由前述可以歸結出，系統藉由VFB與 VH、VL的比較來達成週而復始的控制充電與放電的目的。

4.1.1 調節器(Regulator)

圖4.2 能隙電壓產生原理示意圖

調節器(Regulator)電路的功能在於因應輸入電壓 VDD有很大的變化如數十伏特 時，提供內部使用低壓元件的其他子電路一穩定低壓電源的需求，一個較不受製 程(Process)所影響以及對溫度變化較不敏感的(Temperature-insensitive)電源對系統

的表現(performance)是有幫助的，因此這裡考慮的是基於能隙電壓(bandgap voltage) 之產生原理的線路來達成系統所需要的要求，能隙電壓產生原理如圖4.2 所示。

由於積體電路製程中的元件都有其溫度特性，因此要產生對溫度不敏感的電 壓首先需要的就是兩個對溫度有相反特性的電壓，而雙極性接面電晶體(BJT)的基-射極導通電壓(VBE(ON))與熱電壓(Thermal voltage, VT)恰恰好符合需求，當電晶體導 通且留過的電流為IBE時，在忽略基極電流(Base current, IB)的情形下，電晶體的基

式帶入，電晶體的基-射極導通電壓的公式可以改寫為

為三倍使得輸出電壓近似於3.886V，實際的調節器電路如圖 4.3 所示

圖4.3 調節器電路

當輸入電壓VDD上升到大於N 型金氧半場效電晶體(NMOSFET)MN1的臨界電壓 (Threshold voltage, Vthn_MN1)加上雙極性接面電晶體(BJT)Q2基-射極接面導通電壓 (VBE(ON)_Q2)

2 _ ) ( 1

_MN BE on Q

th

DD V V

V ≥ + (4.17) R1、MN1、Q2、R2形成自偏壓(self-bias)路徑進而使得整體電流源開始作動，在 MN1

與MN2的幫助下，Q1的集極(Collector)電壓等於 Q2的集極電壓，而根據雙極性接

在IC1約等於IC2時，將方程式帶入可以得到IC1/IC2的結果為

圖4.4 調節器在輸入電壓 12V，溫度-40℃到 140℃的條件下直流分析模擬結果由 上而下分別為(a) 3 個 BJT 的壓降 (b) 電阻 R2上的跨壓 (c) 電晶體 MN3的 源極電壓 (d) 實際的輸出電壓 VREG

調節器在輸入電壓12V、且輸入電壓從 0V 到 12V 的上升時間為 10µs 的暫態 分析模擬結果如圖4.5 所示，上方的結果(a)顯示調節器的輸出在系統輸入電壓爬升 的階段可以確實啟動，另外，啟動瞬間的電壓突波(voltage spike)約 1.5V 在可以接 受的範圍內，而下方的結果(b)則是確認在啟動的過程中，輸出電流隨著輸出電壓 的上升而上升，且在輸出電壓達到穩態後隨即也穩定下來，同時在整個過程中並

V

R2

3V

BE

V

_{S_MN3}

V

REG

0.3V

0.6V 20mV 0.7V (a)

(b)

(c)

(d)

圖4.5 調節器在輸入電壓 12V，且輸入電壓從 0V 到 12V 的上升時間為 10µs 的暫 態分析模擬結果, (a) 輸出電壓 VREG (b) 輸出電流 IREG

4.1.2 能隙電壓(Bandgap)

能隙電壓的產生原理在調節器的部分已經討論過，在此不在重複，而系統對 於能隙電壓的要求與對調節器的要求不同的地方在於調節器主要是提供低壓子電 路與輸入電壓相比相對穩定的低壓電壓源，因此調節器在準確度上的要求並不算 太嚴苛，而系統對於能隙電壓的穩定度的要求則不同，因為能隙電壓在系統中主 要的功用是提供一個穩定而且準確的電壓值，如此系統才能夠準確的控制輸出電 壓，因此能隙電壓的設計考量上必須要考慮如何讓產生出來的能隙電壓是強健 (robust)且一致(consist)的，實際的能隙電壓線路如圖 4.6

V

REG

I

REG

Spike_voltage ~1.5V

(a)

(b)

圖4.6 能隙電壓電路

由於實際線路中存在兩個工作點，其中一個是不穩定工作點，因此需要有啟 (Virtual short)，此時 INP 電壓約等於 INN 電壓，相同於前面對於調節器的分析，

電阻R3上的跨壓可以表示為

T

(

_{BE OS}

)

運算放大器的輸入等效誤差電壓(input-referred offset voltage)在輸出端將被放大 (1+R2/R3)倍，為了要降低誤差電壓的影響，首先檢查所使用的運算放大器，線路圖 如圖4.9 所示

圖4.9 能隙電壓電路中之運算放大器

這個運算放大器的第一級是建構在CMOS 差動輸入(differential input)以及主動負 載(active load)上，假設在完美的對稱(perfect matching)情形下線路的電壓電流狀況 為

2 在考慮通道長度調變(channel-length modulation)時，MOS 的汲極電流可以表示為方

2 在考慮通道長度調變(channel-length modulation)時，MOS 的汲極電流可以表示為方

在文檔中 高速磁滯電壓轉換器之漣波電壓改善 (頁 34-0)