面內部分

如同前所述，面內部分的訊號解析採用全數位鎖相迴路的架構，因此同樣需要 將先干涉後的訊號轉換為數位的訊號。傳統將類比的訊號轉換為數位訊號的方法是 使用類比數位轉換器，但是在Heterodyne 干涉儀的架構下，待測物的運動資訊只存 在於頻率中，因此訊號的震幅大小可以被忽略；再加上一般非使用pipe line 架構的 類比數位轉換器其最快的轉換頻率約為 3MHz，無法於本系統中使用。所以，在這 裡我們採用將訊號放大到某一程度後直接用高速的比較器或是輸出端電壓限制截波 器，將訊號轉換為1010 的數位訊號。在本論文中使用的雪崩式光電偵測器其光感度 (電流/光強瓦特數)為 50 安培每瓦(A/W)，若輸出端終端為 50 歐姆( Ω )組抗時，其 光電變換率則為2.5 10× ⁵伏特每瓦(V/W)。假設雪崩式光電偵測器接收到的散射光光 強為雷射光源的萬分之一，則經過換算後雪崩式光電偵測器輸出的電壓約為 100mV，我們必須先使用數個高速的運算放大器，將訊號放大至可用高速的比較器 或是輸出端限制截波器(output limited rectifier)處理的電壓大小^21,22。

圖 4.62 In-plane 前級放大＋濾波電路

圖 4.62 是面內訊號處理部分的前級放大＋濾波電路，圖 4.63 是輸出端電壓限

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制截波器，由在輸出端電壓限制截波器中可利用V_H(pin 8)與V_LVl(pin 5)控制輸出電 壓的上下限，可依照下級數位電路的介面電壓 (band gap)作不同的調整，在這裡我 們選擇將V_L接地。

圖 4-63 輸出端電壓限制截波器

討論完類比的前級處理架構後，我們接著探討在本論文中全數位的鎖相迴路中每個 元件的設計及工作原理。圖4-64 是全數位鎖相迴路架構圖23,24,25,26,27,28。

圖 4-64 全數位鎖相迴路架構圖

訊號檢驗(Signal Checking, CH)，面內部分的量測架構如同前一章所述，是一種反射 式的Homodyne 都卜勒干涉儀，當待測物體產生運動時，由雪崩式光電感測器接收 並轉換後的電壓訊號並不是穩定震幅的一組連續訊號，而是一組一組的Burst 訊號，

如圖4-65 所示。

圖 4-65 Burst 示意圖

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所以當將接收到的訊號經比較器(comparator)轉換為數位訊號時就容易產生誤 差。而這樣的誤差對於相差感測器而言是屬於無法判讀的，因此我們必須在訊號進 入相差感測器之前先作檢驗的動作，等到檢驗無誤後再將訊號送入下一級的相差感 測器，不僅可以防止迴圈的發散同時也可以減少因誤差所引起的鎖定時間(Locking time)。

相差感測器(Phase Detector, PD)， 其架構如圖 4.66 所示^29,30,31。利用各種不同 邏輯閘的組合，我們可以將不同頻率的輸入迅號彼此間的領先、落後與相差量迅速 的表示出來。利用Altera 公司發展的 MAX+plus II 軟體，我們可以作出相差感測器 的時序模擬，如圖 4.67。其中 Up 與 Down 分別代表兩輸入訊號間的相位領先、落 後情形。對於下一級數位電路的控制而言，我們希望將相差與快慢兩件事分開表示，

其中快慢可以決定數值控制震盪器輸出的頻率是否應該加快或減慢，而相差的大小 則決定在這一次的迴圈中數值控制震盪器頻率改變量的大小，因此在這裡我們利用 了一個互斥或閘XOR 取得了單純的相差資訊--Event，同時利用兩個 D type 正反器 作方向的判讀--Direction。

圖 4.66 數位相位偵測器架構圖

圖 4.67 數位相位偵測器時序模擬圖(MAX+plus II)

迴路濾波器(Loop Filter)，如同前面所述，heterodyne 干涉儀所偵測到的訊號常 常是 Burst 形式的訊號，因此在作鎖向迴路時就容易使迴圈產生發散的情形。為了 避免迴圈發散，我們在相差感測器與數位控制震盪器的編碼器之間插入了一個迴路

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濾波器，在此濾波器中設定理論上應該正確的相差波形，並將判斷的結果告知後段 的編碼器已決定數位控制震盪器是否要改變現態，以防止迴圈發散。

數位控制震盪器(Numerically Controlled Oscillator)，內部架構如圖 4-69 所示，

包含一個高速直接數位合成器(Direct digital Synthesis, DDS)、一個數位類比轉換器 (DAC)、存於唯讀記憶體中弦波的 Look-up table、和一個高速的比較器。利用數位 訊號處理(digital signal processing, DSP)的技術，將帶有頻率資訊的 turning word 所代 表的值依照式 4.1 的關係式轉換成輸入至數位類比轉換器的訊號，然後輸出為正弦 或餘弦的訊號，若直接將此訊號送入內部的高速比較器則可得到不同頻率的方波訊 號。

( ) / 232

fout = ∆Phase CLKIN× ， (4.144) 其中∆Phase為turning word 的值、CLKIN 是參考頻率。

本論文中選擇的數位控制震盪器擁有串列控制模式(serial load mode)與並列控 制模式(parallel load mode)兩種控制模式，為了提高訊號處理的更新速率，我們選擇 了並列控制模式，其控制字元與各個控制訊號間的關係如圖4.70 所示。值得一提的 是，當控制字元下達完畢後，數位控制震盪器需要18 個參考頻率週期的時間去進行 內部計算與重置，因此本論文中選用的數位控制震盪器其本身的更新速率可快達 MHz 以上。

圖 4.69 數值控制震盪器內部架構

圖4.70 數值控制震盪器控制時序示意圖

一般而言，目前市面上可以取得的FPGA 晶片其最小的時序解析度為約在次奈

82 Proprietary PC

Interface

ADC Analog - Digital

Interface Stand-alone UI

& low-speed PC Interface 數值孔徑(N.A., Numerical Aperture)有關：

α' 0.6 / . .= λ N A (4.146)