Heterodyne 訊號解析(In-plane)

面外部分的量測所採用的架構是對從物體表面反射或散射的量測光與參考光 干涉後的結果進行解析，而光路的架設方法使得面外部分的資訊較為穩定，也因此 在面外的部分能進行相位的解析。但是面內的量測架構採用的是將兩道量測光從待 測物表面散射後的結果進行解析，而在Heterodyne 干涉儀的架構下，當待測物開始 運動時因散射訊號強度很容易受到待測面的偏擺振動影響，會造成雪崩式光電偵測 到系統下次的歸零。因此相較於上一節面外Quardature 訊號相位的解析，在面內訊 號解析的方法就採用解頻(Frequency Demodulation)的訊號解析架構。皆下來介紹幾

經過這一個簡單的處理後，只要再將訊號接到一個envelope detector，我們就可以單 獨的得到ω( )t 的資訊。但是這種方法的缺點在於微分會將雜訊放大，對於Heterodyne 干涉儀的訊號而言，由雪崩式光電偵測器(avalanche photo detector, APD)接受到的散 射訊號並不是連續而穩定的，而是一個個burst 的形式，而 burst 的擾動情形會隨著 物體的運動速度而變，所以微分後會產生不必要的雜訊，因此在我們的系統中此一 解析方法是不適用的。

頻譜分析(spectrum analyzer)，將訊號作快速傅立葉轉換(fast Fourier transform, FFT)後，就可以直接在頻率域上觀察都卜勒頻移量。此一方法的缺點在於作快速傅 立葉轉換時需要擷取一段的訊號點來作計算，要取得較為準確的計算結果所需要的 資料點就也就隨著增加，也就是說當要求訊號解析的準確度時，整個系統的更新速 率(updating rate)無法提升，因此就無法針對對於速度擾動(velocity fluctuation)所引起 的頻率快速變動的訊號作處理。

零點記數(zero counting)，此法是利用一個頻率遠大於訊號頻率的參考訊號，在 訊號的兩個或數個零點間記數參考頻率的週期數，將得到的記數量扣除載頻的記數 量就是訊號的都卜勒頻移量。此法的解析度取決於參考頻率的快慢程度，假設要到 達60dB 的解析度則用來記數的參考頻率必須要是訊號的 1000 倍。但是若以市面上 可以取得的震盪器作參考源，則可以處理的訊號頻率約在 100kHz 以下，也就是說 必須先對訊號作降頻的動作才能使用此一方法解頻，可是在降頻的過程同時也損失

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了可量測的動態範圍(dynamic range)。

鎖相迴路(Phase Lock Loop, PLL)，其基本架構如圖 3.3 表示，

圖 4-44 鎖相迴路基本架構

主要包含了一個相差感測器(phase detector, PD)、電荷放大器(charge pump, CP)、迴路濾波器(loop filter)、電壓控制震盪器(voltage control oscillator, VCO)和一個 回饋除法器(feedback divider)^14,15。類比式的相差感測器主要可分為第一型與第二 型，其工作原理如圖4-45、圖 4-46 所示，第一型的相差感測器其缺點在於只能適用 於 duty cycle 是 50% 的輸入訊號，並且在產生週期性相位調變(period phase modulation)時會產生所謂的漣波(ripple)，容易使得迴路發散。因此第二型的相差感 測器就相應而生，第二型的由於相差感測器只對邊緣產生的時間差有反應，因此即 使輸入訊號不是50%的 duty cycle 也不會影響相差感測器的輸出，於應用上比較廣 泛。

圖4.45 互次或閘式相差感測器(第一型)

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Close Loop Gain G

GH K K Z

G H

s N

K K Z Close Loop Gain s N

K K Z

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圖 4.47 電壓控制震盪器的轉換特性取線

在這裡為了搭配實驗室已經發展出來的訊號處理版與增加此一系統與其他系 統間的可擴充性，我們同樣的使用1982 年發展出來的 VHSIC 硬體描述語言(VHSIC Hardware Description Language, VHDL)在可程式化邏輯陣列的數位電路架構上來作 全數位的鎖相迴路(All-Digital Phase Lock Loop, ADPLL)，如圖 4-48 所示。全數位的 鎖相迴路沿用類比鎖相迴路的架構，僅將類比鎖相迴路中所有的元件試著以基本的 數位邏輯閘組成，而類比鎖相迴路中所使用的電壓控制震盪器在全數位鎖相迴路中 則置換成數值控制震盪器。相對於類比電路中可由電壓變化求出相對應的頻率變 化，在數位的架構中頻率變化對應的是控制字串的變化，經過適當的解碼器以及快 速的數位類比轉換器，我們仍然能將頻率變化的資訊對應到電壓變化上，圖4.49 是 本論中選用的數值控制震盪器方塊圖。

圖 4-48 全數位鎖相迴路架構圖

圖 4.49 數值控制震盪器方塊圖

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