結果與討論

由上面模擬與量測結果結果有些差距,被動電路Marchand balun 整合到積體電路中有RF port 不錯的return loss 但是 LO port 的 return loss平飄，整個晶片面積只有1x1 mm²。圖(3.37)表示出在LO Power=-10dB_m有約-4.5

dB

的轉換增益，與模擬圖(3.24)LO power只 需0dB_m相差甚遠,當初模擬把Pad效應大約估計一個電容,但是實際把 layout抽RC帶進去電路再模擬,加上corner case 跑到最差的狀態SS, 我們使用主動式負載,如果整個製程漂移,而使整個特性變差。所以在 很高頻24GHz操作,layout 顯得的很重要,還有Pad效應影響考慮進去, 製程參數的準確度,model 準確度就變的很重要。總歸一句就是做的 不太好,事前應該多把一些不確定因素考慮進來。

第四章

24 GHz

低雜訊放大器

4.1 簡介

LNA在整個通訊架構,通常接在前端,主要提升整個從天線訊號接 收的微弱信號, ,如圖(4.1)所示:

圖(4.1) LNA 功用示意圖

減少整個接收機本身的雜訊對訊號雜訊比的影響,盡可能貢獻少 許雜訊,必須提供足夠的增益(sufficient gain),進而使雜訊對隨後 混頻器或是中頻濾波器(IF Filter)貢獻減到最少,但是也不可設計 太大,這樣會影響到混頻器的線性度,比較容易震盪,一般都設計10dB 到20dB之間,如圖(4.2)所示:

Added noise from LNA

LNA

Re ceiver

SNR BER ,

1

3

1

...

Mixer sys LNA

LNA LNA Mixer

F F

F F

G G G

− −

= + + +

Mixer

LNA

必須擁有一定程度的線性度，避免接收頻帶附近未被射頻濾波器濾 除的強干擾訊號對接收訊號造成影響。此外，低雜訊放大器必須作輸 入端能夠保證可用功率(available power)能傳送到低雜訊放大器, 而輸出端的阻抗匹配,能造成最大功率(maximum power)轉移到負載, 低雜訊放大器的前級通常還會置放一個帶通濾波器，而濾波器的輸 出阻抗通常為

50Ω

阻抗，為了避免不必要的反射造成信號衰減與 訊雜比降低,如圖(4.3)所示:

圖(4.3) 低雜訊放大器前後級匹配

4.2 CMOS 雜訊種類

CMOS 雜 訊 可 分 為 兩 大 類 ： 閃 爍 雜 訊 (flicker noise) 、 熱 雜 訊 (thermal noise),PN接面shot noise正比電流,MOS閘極電流為零,所 以不考慮。閃爍雜訊和頻率成反比，所以又稱為1/f Noise,熱雜訊包 括電阻熱雜訊雜訊、通道熱雜訊i_nd² 、閘級感應熱雜訊i_ng² 與分散閘級熱 雜訊。

4.2.1 閃爍雜訊(flicker noise)

在電晶體中閘級氧化層與矽基板之界面，因為矽晶體將會到達此界

LNA BPF

BPF

50Ω 50 Ω

面一端，許多不連接之鍵結(dangling)將會出現，而產生一多餘的能 階，如圖(4.4)(a)。當電荷載子在界面移動時，某些載子會被隨機捕 捉而以此能階釋放，使得汲級電流產生閃爍雜訊,這是隨機產生,不是 與頻率無關的白色雜訊(White noise)。

是因為前者在埋入通道（buried channel）中攜帶電洞，亦即在氧化 層－矽界面下某段距離中攜帶電洞。

為了量化在一給定的元件中1 f 雜訊相對於熱雜訊的特性，在同 一軸上繪出兩個頻譜密度如圖(4.5)，稱之為1 f 雜訊的轉折頻率

（corner frequency），其交點可當作量測被1 f 雜訊破壞最多的頻 帶。輸出電流源形式的雜訊源之1 f 雜訊與熱雜訊電流源 (容後介紹)

4.2.2 熱雜訊(thermal noise)

（1）通道熱雜訊 i_nd² （channel thermal noise）:

MOS 電晶體也顯示熱雜訊現象，最重要的來源是來自於通道中所 產生的雜訊。在長通道 MOS 元件運作於飽和區時，可以用一連接汲級 與源級端的電流源來建立通道雜訊模型如圖(4.6)，其功率頻譜密度 (power spectral density ;PSD)為式子(4-3):

2

一模型如圖(4.7)(a)，其功率頻譜密度為式子(4-7)所示:

（3）分佈閘極電阻熱雜訊（distributed gate resistance noise）

MOS 電晶體之電阻部分也將造成熱雜訊。圖(4.8)(a)說明了閘極、

源極與汲極將會表現一有限電阻，故會產生雜訊。對一個相當寬的電 晶 體 來 說 ， 源 極 和 汲 極 電 阻 可 被 忽 略 不 記 ， 但 是 閘 極 分 散 電 阻

（distributed gate resistance）將變得非常重要;(4.8)(b)為電路 雜訊模型,(4.8)(c)所視為所有分佈閘極電阻示意圖。此雜訊模型可 用串聯在閘極的電阻來建立，而其等效閘極阻抗為,如式子(4-10):

(4-10）

其中R_W為多晶矽（ploysilicon）的片電阻（sheet resistance），

W 為元件總閘極寬度，L 為閘極長度，n 為元件在佈局圖時的閘極根 數。故在設計電路時可用佈局的技巧來降低R_G，即可降低其雜訊對電 路的貢獻,如圖(4-9)(a)在兩邊多增加 contact 的數目或是(4-9)(b) 使用摺疊(fold)的方式。由此公式觀察到，增加閘極在佈局圖的根數 時其等效閘極阻抗將會減小。但是閘極根數寬度不可以太長，否則閘 極阻抗會變大，且不可以太短以避免寄生電容變大。

1 3

3 3

G w

R R W

R = = n L

(a) (b) (c) 圖(4.8) MOSFET 之分佈閘極電阻

(a) (b)

圖(4.9) 利用layout技巧降低分佈閘極電阻

4.3 CMOS 低雜訊放大器原理

4.3.1 兩埠的雜訊參數(2-port Noise Parameter)

任一雜訊元件,都可等效成串聯電壓源加上並聯電流源沒有雜訊網路,

對於一個兩埠的雜訊元件，其雜訊指數可表示為式子(4-11)

訊指數大於0dB。

(1) 電阻性終端架構(Resistive Termination):

當放大器需要良好的50Ω輸入阻抗時,但不在意輸入功率的損耗,

(2) 轉導終端架構( ¹

gm Termination):

MOS由源級看進去阻抗約等於 ¹

gm ,由汲極看進去的阻抗約等於r_o 此架構為共閘極電路架構如圖(4.12)所示，輸入為源級,因此輸入阻 抗為 ¹

gm ,可以有寬頻的輸入匹配;若適當選擇電晶體元件尺寸與偏 壓電流則可得到50Ω的阻抗,其雜訊指數最小為式子(4.17)用於低 頻 且 忽 略 感 應 閘 極 熱 雜 訊 , 對 於 長 通 道 (long channel)MOS 而 言,γ=2/3,α=1,雜訊指數大於1.66(2.2dB)。但現今的製程受短通道 (short channel)之影響γ >1、α <1,故此架構,雜訊指數至少大於 3(4.7dB)。

圖(4.12) 轉導終端架構 (3)並聯串聯式回授架構(Shunt-Series Feedback):

如圖(4.13)所示,利用串聯並聯電阻負回授對輸入與輸出做阻抗 匹配,一般負回授有降低增益(4-19)看出來跟延展頻寬特性，電阻

min

1 (4-17) (4-18)

m L

F

Gain g R γ

≥ + α

= R

L

V

b

I

ss

V

in

Z

in

回授網路亦產生一熱雜音,於(4-20)在大尺寸MOS其 ²

γ ≈ 3，雜訊指數 F大於1.66(2.2dB),在短通道MOS其γ ≈2，F約大於3(4.7dB)，該電 路的雜訊指數仍然超過原始電晶體的NF_min許多,該架構不需要額

(4)共源極電感退化型架構(Inductive Source Degeneration):

之前描述的三種利用外部電阻達到輸入端阻抗匹配的方法，皆呈現 noisy 電阻在訊號路徑而使得noise figure 衰減,電感與電容元件 皆不會貢獻noise。如此現在提供一個較理想的阻抗匹配電路架構–

阻抗項( ^m) _s

此效應促使輸入端不易匹配至50Ω，為解決該問題可加入L^g電感增 加正的電阻值，由

Z

_in方程式可知，當共振現象發生時則輸入阻抗呈 現一實電阻的特性,因此我們將設計

Z

_in 取實部必須等於 50Ω;電感

L

s需要高 Q 值,通常選擇外接電感器,電感

L

_g都是做到 IC 裡面的螺旋 電感(spiral inductor);圖(4.14)(a)存在穩定度(stability)上有 Miller effect 的問題,C_gd 同常會貢獻的較低頻極點,圖(4.14)(b)

Z

_i

看進去組抗為

m

1

g ,把C_gd 貢獻極點往高頻推,比起(4.14)(a)有比較高 的增益犧牲頻寬,可以較小的功率消耗,但是輸出端被 MOS overdrive 電壓限制住,擺幅大小被壓縮,線性度變的比較較差,疊接組態有加強 阻隔輸出端至輸入端的反向信號,因為

Z

_out 為一很大的組抗,輸出信 號變化除大組抗,對輸入而言為一個微弱的信號。

4.4 24GHz CMOS 低雜訊放大器設計與製作

低雜訊放大器在設計上考量包含:雜訊指數、增益、功率消耗與 足夠的線性度,一般而言,雜訊指數降低ω_T變大造成較大的功率消耗;

設計電晶體尺寸前,先決定的偏壓 DC bias 與V_gs,決定最小雜訊指數;

過小的偏壓會使增益變小而影響整個系統雜訊指數變大; 在一定消 耗功率下決定尺寸 W;再來是阻抗匹配,使用 L 與 C 來匹配。

4.4.1 24 GHz 低雜訊放大器電路的實現

前面圖(4.13)中使用電阻負回授,缺點回授電阻貢獻額雜訊,我們

這次所要實現 24 GHz 低雜訊放大器,如圖(4.15)所示,我們使用兩個 背對背相接(back to back)的共源級放大器,使用一個電感L₄來回授 來延展頻寬降低雜訊 ,再接一級緩衝級放大器作為整個電路的輸出。

圖(4.15) 24 GHz 低雜訊放大器

於圖(4.8)電晶體M₁為輸入級,作為雜訊的匹配,電晶體M₂為增益 的與雜訊指數的匹配; 增加ω_T可以降低雜訊指數,降低C_gs與C_gd 的效 應,才能提升ω_T,所以我們用L₁共振掉M₁的C_gs1,用L₂共振掉M₂的C_gs2, 我們在用L₄共振掉M₁與M₂的C_gd1,2,L₄路徑當作一個負回授,來增加其 穩定度;L 、₁ L₂又可當作一個RF chock,來阻隔RF訊號用,C₁與C₂來當 作一個DC block來阻隔DC訊號,L₁與C₁構成一個輸入匹配,L₃與C₂構 成一個輸出匹配。

沒有電感L₄回授,如圖(4.16)(a)增益與雜訊沒有匹配,(4.16)(b)

V

dd

L

1

L

2

1 Port

C

1

M

1

M

2

L

4

M

3

L

3

C

2

2

Port

使用電感負回授輸入可以匹配,增益也可以被提升,使的雜訊與增益

Noise circle:NF scale 0.05dB G circle:Ga ( 2.6dB )scale 0.2dB

Noise circle: NF_min scale 0.05dB Ga circle :Ga_max( 10.8dB )scale 0.2dB

圖(4.19) noise figure 圖(4.20) 增益S²¹

圖（4.25）24GHz 低雜訊放大器 die photo

表(4.1) 24GHz 低雜訊放大器預計規格表 4.5 24 GHz 低雜訊放大器討論

於圖(4.17)、圖(4.18)看出我們的阻抗匹配都有在-10 dB 以下,

2 11

11 22 21 12

22 11 12 21

1 S ;

S S S S

S S S S

μ = ⁻_∗ Δ = −

− Δ + ,圖(4-22)中其

μ

均大於 1,代表無 條件穩定,高頻時g_m表現沒有低頻好,放大增益只會使非線性項更明 顯,所以使用 cascade 而不使用 cascode 架構,cascode 在相同增益下 會壓縮 3dB 頻寬,線性度也會比較不好。表(4.1)列出 24 GHz 低雜訊 放大器所有模擬結果。

第五章

結論

5.1 24GHz 混頻器與低雜訊放大器結論

本論文利用 TSMC 0.18μm 製程,實現 FMCW 汽車防撞雷達電路,整個 接收端,實作 24GHz 降頻的混頻器與 24GHz 低雜訊放大器。

在第三章,我們實做 24GHz 降頻的混頻器,我們結合 Marchand balun 做一個 differential 訊號,當做 RF 端與 LO 端的輸入,模擬有 4.5dB 轉換增益,但實際量測結果,轉換增益-4.5dB,模擬與量測不近乎相同, 當初在模擬對 PAD 考慮不是很完善,layout 的效應,於高頻 24GHz 效 應更加明顯,MMIC 與 RFIC 設計時候應該要好考慮 PAD 與走線的效應。

於第四章中,我們實做 24GHz 低雜訊放大器,我們利用電感與電容共 振,來抵消寄生效益對雜訊的影響,進而降低雜訊指數,得到增益有 10dB,雜訊指數 3.7dB,符合我們當初預期的規格。

5.2 未來工作

未來我們希望將 24GHz 壓控震盪器(VCO)與 24GHz 電壓放大器(PA), 實做而整合在一顆 IC 裡面,進而實現 SOC 的理念。

參考文獻

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在文檔中 CMOS 24GHz混頻器與低雜訊放大器 (頁 58-0)