論文組織

第一章緒論

1.3 論文組織

本論文內容分五個章節。第一章為緒論，說明了Ultra-Wideband的概述及論文結構，第二章將探討在Ultra-Wideband中所常運用的相關技術，第三章則是討論在Ultra-Wideband系統中使用Frequency Hopping 傳輸技術的低雜訊放大器的設計方法，包括了輸入匹配、雜訊指數、

功率消耗與Hopping Frequency switch等幾個重要的設計概念與討論，

第四章便將闡述電路佈局的概念，以及模擬的結果，並將模擬的結果與實際晶片的量測結果做一比較，第五章則是做最後整個電路心得的整理以及對電路可以加以改進的部份列入未來發展的方向。

第二章

2.1 散佈式架構

對使用 CMOS 製程來發展寬頻式的低雜訊放大器，[5]的散佈式的架構是最基本的架構之一，利用此種電路架構可以得到最好的頻寬響應，Figure 2.1.1 是散佈式放大器的架構圖，在其它的論文研究參考中 [6]可以在 300K~3GHz 的頻帶中得到 5±1.2dB 的增益以及 1dB 截止頻率在4.7GHz，在另一個論文參考研究[7][8]利用 0.6um CMOS 的製程技術分別達到了增益為5.5±1.5dB 與 6.5dB 的效能，最後在論文參考[9][10]

中，分別實現了在 0.5GHz~14GHz 頻帶中 10.6±0.9dB 的增益以及 0.6GHz~22GHz 頻帶中 7.3±0.8dB 增益特性。在這些所討論的研究中，

所有的增益均不會超過10.6dB，參考文件[25]可以獲得較低的功率消耗 9mW，但是在 0.04~6.2GHz 的頻寬中增益只有 8dB±0.6 dB。

Figure 2.1.1 常見的散佈式放大器架構

而由[11][24]所提出的 cascade 兩級散佈式放大器更可以比傳統式的散佈式架構除了利用散佈式架構所擁有寬頻響應的特性外，更利用了cascade 架構具有增加增益的特性來提高整個系統架構的增益特性，

更加提升增益響應，Figure 2.1.2 是 cascade 兩級式散佈式放大器架構，

差異性在於[11]使用 0.18umCMOS 而[24]使用 0.35um SiGe BiCMOS 製程，在這個架構下可以得到在3.1GHz~10.6GHz 以及 1.6GHz~12.1GHz 中的增益響應為 18±1.2dB 與 20dB，且整個的功率消耗為 54mW 與 40mW，但整個的晶片電路佈局分別需要 2.2mm x 1mm 與 1.43mm x 1mm 。

Figure 2.1.2 Cascade 兩級式散佈式放大器

與傳統架構的散佈式放大器相比，cascade 兩級式散佈式放大器更具結合了 cascade 架構與散佈式架構兩者的優點，整個的 voltage 增益可達 12~24dB，以[11]來說，整個功率增益更可達到 18dB，且功率消耗為 54mW。以傳統的散佈式架構來說，雖具有寬頻增益的特性，相對來說，卻無法擁有高增益的表現且使用電感做為主要元件的缺點更使得整個電路的尺寸略顯龐大，使用了cascade 的架構雖然可以克服低增益響應的缺點，但由於使用了兩級的結構，卻使得整體電路的尺寸更為龐大，也由於為了提供Wideband 的特性，必須消耗較大的電流來驅動多級的架構，所以並不適於低功率的應用。

2.2 並聯回授架構

在早期利用CMOS 製程發展 Wideband 放大器的技術中，主要可分成兩大類的方向，除了散佈式的架構外，另外一種便是並聯回授的架構，Figure 2.1.3 是並聯回授放大器的概念架構圖。

Figure 2.1.3 並聯回授放大器的架構圖

Resistive 並聯回授式放大器是比較常見的架構，但是在低消耗功率時不能提供較好的雜訊指數與增益，依據論文參考[12][13]，並聯回授的架構的放大器具有較好的寬頻匹配響應與平坦的增益，但是在雜訊指數的表現會比較差且會有較大的消耗電流，在整個並聯回授架構中，輸入阻抗主要是由回授放大器的 loop gain 中的回授阻抗所決定 [14]，傳統的並聯回授放大器容易被回授網路中的離散電容影響到高頻部份的響應，也影響到雜訊指數，使得[12][13]兩者的增益雖然可達 13.7dB@0.02G~1.6GHz 與 13.1dB@1G~7GHz，但是所消耗的功率卻也達到35mW 與 75m W，也因此並不適合於低功率的應用。另外，在論

文參考[15]將傳統的窄頻式 cascode LNA 與 Resistive 並聯回授電路相結合，雖然解決了 Resistive 並聯回授並需要較大功率消耗的問題(只消耗了 12.6mW)，但是整個頻寬只適用於較低頻的 2G~4.6GHz，且增益也僅有9.8dB。由論文參考[26]所提出的架構中，使用了 0.13um CMOS 的製程，功率消耗只有 19mW，且增益可達 16dBm，但頻寬也是只適用於較低頻的2G~5.2GHz，且 NF 最小只有 4.7dB。

2.3 輸入匹配架構

除了散佈式與並聯回授式兩種架構外，利用LC 帶通濾波器當做 cascode LNA 的寬頻輸入匹配阻抗是另外一種新的架構[16][17] [18]，

這是一種將cascode 放大器當做整個輸入匹配的 LC 帶通濾波器的一部份的架構，這種架構在小功率消耗時會有不錯的效能，但由於在輸入匹配電路上使用了 LC 濾波器為主要架構，所以可能會導致要使用較大的區域做為電路佈局且雜訊指數的表現上會比較不好，Figure 2.1.4 是使用LC 匹配電路形成寬頻放大器的架構圖。

Figure 2.1.4 輸入匹配架構寬頻放大器的架構圖

在[16][18]中在 0.18um CMOS 製程中使用了 inductively degenerated 共源極組態這種常見的窄頻電路設計搭配三階 Chebyshev 濾波器所形成的寬頻響應輸入匹配電路，讓整個電路的頻率響應分別在 2.4G

~9.5GHz 以及 2G~10.1GHz 的寬頻帶，且功率消耗只有 9mW 與 7.2 mW，但是雜訊指數是偏高的 4dB 與 3.68dB，且增益只有 9.3dB 與 10.2dB；另一篇論文研究[17]則是使用 SiGe 製程，雖然可以得到較好的增益(21dB)，且雜訊指數為 2.5~4dB，但是功率消耗卻達到 30mW，

而不適合於小功率的應用。

所以在此架構下的電路雖然可以獲得比較寬頻的特性，且功率消耗上比前兩種架構小，但是整個的增益在使用0.18um CMOS 製程下不會超過10.6dB。

2.4 跳頻式架構

整個Ultra-Wideband 所定義的整個頻帶是由 5 個 Group,14 個頻寬

達528MHz 的頻道所組成，MB-OFDM 的調變方式也是由 IEEE 所規定使用的方式之一，利用由real-time 的跳頻概念[2]，如 Figure 2.1.5，所形成的跳頻式放大器也是可以達到MB-OFDM 的目的，整個的使用跳頻式LNA 的接收機方塊圖可以如 Figure 2.1.6 所示。

Figure 2.1.5 Real-time 跳頻 3D 概念圖

Figure 2.1.6 使用跳頻式 LNA 的接收機方塊圖

整個的方塊圖是由天線接收到信號開始，接收到信號經過一個BPF 來濾除不在頻帶內的信號，在經過跳頻式的LNA 處理後，送到 Active balum 將 single-end 的信號變成 differential signal，再送入混頻器做降頻的動作，而 LNA 所需要工作的頻帶與 LO 的頻率則由一個跳頻式的 synthesizer 來控制。由於 MB-OFDM 的每個信號頻寬為 528MHz 且會

在整個3.1~10.6 GHz 的 UWB 頻帶中跳動，所以在整個跳頻式架構中，

LNA 的增益響應是會隨著 UWB 所定義的 14 個次頻道來跳頻改變的，

且 LNA 的中心頻率也會符合 UWB 中的 14 個頻道的中心頻率，所以雖然跳頻式LNA 所要涵蓋的頻帶可以符合 3.1~10.6 GHz 的要求，但在一個時間點上，LNA 的響應只會是符合一個次頻帶的 528MHz 頻寬。

所以在LNA 的設計上除了要考慮 noise figure 外，要再考慮擁有寬頻的輸入阻抗，使得通過BPF 後 3.1~10.6GHz 的訊號都能進入 LNA，

以及具有能在14 個次頻帶中跳頻的特性，整個 LNA 的輸出特性不需要為寬頻，而是只需要528MHz 的窄頻輸出，由參考論文研究[2]利用 0.18um CMOS 製程，可以模擬得到在 7.6GHz 頻率中有最大 17dB 的功率增益以及在整個3.4G~4.7GHz 與 5.1G~7.6GHz 頻帶中有 16±1.5dB 的功率響應，另一篇論文參考[27]也是利用跳頻的架構來達到在 3G-5GHz 之間跳頻的功能，整個增益可達16.2dB，所以跳頻式的放大器在功率增益會比傳統散佈式的架構高，更由於不需使用到多個電感來，所以整個的晶片尺寸也會比散佈式架構來的小，整個功率消耗也僅比輸入匹配架構大的10.8mW 與 12mW。高增益輸出，低消耗功率以及節省空間的電路佈局便成為了本論文採用跳頻式架構來設計LNA 的原因。

Table 2.1.1 是將相關技術所提出的效能做個比較

Table 2.1.1 UWB LNA 相關技術比較表

(mW) Topology

[6] 0.8um

第三章

跳頻式低雜訊放大器的分析與設計

3.1. 電路結構

本電路所使用的 UWB Frequency Hopping 低雜訊放大器與緩衝器，線路如Figure 3.1.1 所示，供給電壓為 1.8V，並且所有元件皆使用 on-chip 元件，在前端輸入電路，我們採用 Chebyshev L-C 帶通濾波器架構進行輸入端匹配，再經過我們進一步改良電路中過於繁複的輸入級元件，將原先與 L2並聯電容的效應降低，最後能夠將其忽略，並且使用 M1 的閘級電容取代原先與 L3 所串聯的電容，以期望在 3.1-10.6GHz 的頻寬範圍內依然有良好的低反射係數，以達成我們的第一個目標，就是能將整個UWB 的信號能接收到 LNA 中；為了達到低耗能的要求，我門使用單一電壓供給的 source inductive degeneration 疊接放大器架構[16]，同時也可以達到降低米勒效應且獲得較低之 Noise Figure 以及較高的 reverse isolation 的結果；在 switch 部份使用 NMOS 與電容串接,用五個 NMOS 開關控制電容，與 Ld的電感形成 LC 諧振，

使得output gain 直接工作於所需的頻帶，當全部的 switch on 時產生的 C₅~ C₉電容並聯的結果再與 L_d諧振，使得增益輸出的響應產生於UWB 的低頻段，而當M₉ on 且 M₅~ M₈off 時則會形成 C₉與M₅~ M₈的C_gd電容並聯再 L_d產生諧振頻率於 UWB 的高頻段互產生，利用五個 switch 相互搭配的結果，使得電路將 S21 的響應分別 Hopping 於 7 個 channel，

如此就可cover UWB 從 3 GHz~7GHz 的頻帶，並可達到我們所需要的，

就是增益輸出的頻率能靠 5 個 switch 控制以達到 Hopping 的目的，且輸出增益會因為能量集中的關係而在我們所控制輸出的channel 有比較好的增益表現；使訊號能夠完整由放大器輸出而進入緩衝器；並且經由緩衝器自身特性，使電路最終的輸出端能夠具有低輸出阻抗以及大電流的特性，來足以驅動下一級的電路；L_S2則作為為緩衝器的電流源，

來達到輸出阻抗的匹配，以及維持較大的增益。特別注意的是，回授電路的使用可以令增益減緩變化趨勢，但是爲了達到寬頻阻抗匹配，

電路必須是具有low Q 的特性，但是卻會因此增加 Noise Figure ，並且有電路振盪的可能性，所以並不採用回授電路。在偏壓部份，採用外加式DC 偏壓，將使用 on wafer DC 針來提供偏壓，並且可依據實際

在文檔中 OFDM跳頻式低雜訊放大器在超寬頻系統中之應用 (頁 17-0)

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