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OFDM跳頻式低雜訊放大器在超寬頻系統中之應用

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全文

(1)

國立交通大學

電機學院與資訊學院

電信學程

碩 士 論 文

OFDM 跳頻式低雜訊放大器在超寬頻系統中之應用

A Frequency Hopping for an

MB-OFDM UWB Low-Noise Amplifier

研究生:邱顯傑

指導教授:周復芳 博士

(2)

OFDM 跳頻式低雜訊放大器在超寬頻系統中之應用

A Frequency Hopping for an

MB-OFDM UWB Low-Noise Amplifier

研究生:邱顯傑 Student:Hsien Chieh Chiu

指導教授:周復芳 博士

Advisor:Dr. Christina F. Jou

國立交通大學

電機學院與資訊學院專班 電信學程

碩 士 論 文

A Thesis

Submitted to Degree Program of Electrical Engineering and

Computer Science College of

Electrical Engineering and Computer Science

National Chiao Tung University

In Partial Fulfillment of the Requirements

For the Degree of

Master of Science

In Communication Engineering

October 2006

Hsin Chu, Taiwan, Republic of China

中 華 民 國 九 十 五 年 十 月

(3)

OFDM 跳頻式低雜訊放大器在超寬頻系統中之應用

A Frequency Hopping for an

MB-OFDM UWB Low-Noise Amplifier

研究生 : 邱顯傑 指導教授 : 周復芳 博士

國立交通大學 電機學院與資訊學院

電信學程﹙研究所﹚碩士班

中文摘要

本篇論文主要研究跳頻式低雜訊放大器在超寬頻系統中的應 用與分析。 本論文首先用Chebyshev L-C 帶通濾波器架構進行輸入端匹配,再經 過改良後使輸入阻抗在3.1GHz~10.6GHz 間頻寬範圍內依然有良好的 低反射係數,再使用單一電壓供給的source inductive degeneration 疊 接放大器架構,同時也可以達到降低米勒效應且獲得較低之 Noise Figure 以及較高的 reverse isolation 的結果,在 switch 部份使用 NMOS 與電容串接,用五個 NMOS 開關控制電容,與 Ld的電感形成 LC 諧振,

(4)

增益會因為能量集中的關係而在我們所控制輸出的 channel 有比較好 的增益表現,而輸出端則利用緩衝器自身特性,使電路最終的輸出端 能夠具有低輸出阻抗以及大電流的特性,來足以驅動下一級的電 路。。

(5)

A Frequency Hopping for an MB-OFDM UWB

Low-Noise Amplifier

Student: Hsien Chieh Chiu Advisor: Dr. Christina F. Jou

Degree Program of Electrical Engineering and Computer Science National Chiao Tung University

Abstract

In this thesis, we present a Frequency Hopping Low-Noise amplifier for an MB-OFDM UWB system.

First of all, we introduce the Chebyshev L-C band-pass filter architecture implement for input impedance matching use. We modify this architecture and to obtain best reflection coefficient during 3.1GHz~ 10.6GHz frequency range. Then, we implement single power to source inductive degeneration cascade amplifier architecture. In this architecture, we degrade Millier Effect and obtain lowest noise figure and highest reverse isolation. We use 5 set NMOS to make switch function, collocate Ld to choice LC resonance frequency and they can work we want frequency and enhance the output gain. In the output section, we use buffer have low output impedance and large current character to drive next stage circuit

(6)

誌 謝

三年前,我跨入了交大電資學院在職專班的大門,開始了我 夢寐以求的研究所生活,三年來,需要兼顧學業與工作天平的生活, 確實讓我體會到許多難處,很榮幸的,我有機會得以寫這篇誌謝,因 為我有太多太多的人要感謝。感謝周復芳老師的指導,你的支持讓我 能在這段求學生涯中能完成我想做的研究並從中得到許多寶貴的經 驗,並且體會到真正的研究精神和求學問態度。感謝周復芳教授與張 志揚教授與胡政吉博士在口試時,所提供寶貴的建議。另外,在晶片 設計過程中,特別要感謝實驗室的欽賢、匯儀、博揚、文明以及學弟 子豪在學問上的分享以及秋榜、政展、仕豪、宏斌還有學弟妹瑞嫻、 智鵬、宇清、宜星、你們的關心與幫忙,沒有你們我真的沒辦法完成 我的論文。在晶片量測上,感謝子豪及國家奈米實驗室射頻量測實驗 室全體同仁不辭辛苦地大力幫忙才得以把複雜的量測工作完成。 最感謝就是我的老婆郁雯,從男女朋友變夫妻是我們在這三年來 最大的轉變,就是有你全心全力支持,我也得以在這三年順利完成學 業,同時感謝我的父母與兄弟,因為有你們的教導,讓我更加的深刻 體會許多的事情。最後,僅把此論文的榮耀獻給我的老婆、父母與以 及身邊所有關懷我的朋友們。

(7)

目 錄

中文摘要...I 英文摘要………...II 誌謝………..………III 目錄………..…IV 表目錄………...………...VI 圖目錄………...…..………VII 第一章 緒論...1 1.1 前言...1 1.2 背景-超寬頻(Ultra-Wideband)標準現況...2 1.3 論文組織...4 第二章 相關技術討論...5 2.1 散佈式架構...5 2.2 並聯回授架構...8 2.3 輸入匹配架構...9 2.2 跳頻式架構...10 第三章 跳頻式低雜訊放大器分析與設計...14 3.1 電路結構...14 3.2 輸入匹配網路...16 3.3 頻率切換開關電路...23

(8)

3.5 增益分析...37 第四章 晶片製作的實現與量測結果...39 4.1 佈局考慮...39 4.2 量測考慮...40 4.3 量測結果與討論...43 4.4 比較...66 第五章 結論與未來研究方向...67 5.1 結論...67 5.2 未來研究方向...69 參考文獻...71

(9)

表 目 錄

Table 2.1.1 UWB LNA 相關技術比較表 ...13

Table 3.2.1 Chebyshew 低通濾波器原型的各元件值 (0.5dB 漣波)...20 Table 3.2.2 低通與帶通濾波器電路的轉換...21 Table 3.3.3 不同開關所形成的共振頻率 fc...30 Table 4.3.1 雜訊指數在不同頻道的量測與模擬比較值...56 Table 4.3.2 P1dB 在不同頻道的量測與模擬比較值...59 Table 4.3.3 IIP3 在不同頻道的量測與模擬比較值...62

Table 4.3.4 MB LNA 效能在 Post Simulation 與量測比較值...65

(10)

圖 目 錄

Figure 1.1.1 UWB 使用頻帶圖...3 Figure 1.1.2 UWB 接收機方塊圖...4 Figure 2.1.1 常見的散佈式放大器架構 ...6 Figure 2.1.2 Cascade 兩級式散佈式放大器...7 Figure 2.1.3 並聯回授放大器的架構圖 ...8 Figure 2.1.4 輸入匹配架構寬頻放大器的架構圖 ...10 Figure 2.1.5 Real-time 跳頻 3D 概念圖 ...11 Figure 2.1.6 使用跳頻式 LNA 的接收機方塊圖...11

Figure 3.1.1 MB LNA 與 Buffer 架構 ...16

Figure 3.2.1 Double terminal 双埠網路 ...17

Figure 3.2.2 Chebyshew 與 Butterworth 濾波器頻率響應圖(N=3) ...19

Figure 3.2.3 低通濾波器原型的 n 階電路及各元件編號,(a)是以並聯為開始的原 型電路,(b)是以串聯為開始的原型電路...19

Figure 3.2.4 經過轉換後的 n 階帶通濾波器電路 ...21

Figure 3.2.5 Inductively degenerated transistor 與小信號等效電路...22

Figure 3.2.6 輸入阻抗線路圖 ...22

Figure 3.3.7 (a)簡單採樣開關電路 (b)利用 MOS 元件組成開關...23

Figure 3.3.8 採樣開關電路在 Vin=0 時輸入位準與初始狀況之響應...24

Figure 3.3.9 採樣開關電路在 Vin=1V 時輸入位準與初始狀況之響應...24

Figure 3.3.10 採樣開關電路的追蹤與維持能力...25

Figure 3.3.11 MOS 電容...26

(11)

Figure 3.3.13 共振頻率切換電路 ...27

Figure 3.3.14 switch circuit 架構 ...28

Figure 3.3.15 total switch circuit 等效電路 ...28

Figure 3.3.16 single switch circuit 等效電路...29

Figure 3.3.17 single switch circuit ON/OFF 等效電路...30

Figure 3.4.17 MOS 之通道熱雜訊 ...31

Figure 3.4.18 考慮 R1的熱雜訊模型...32

Figure 3.4.19 MOS 的熱雜訊模型 ...32

Figure 3.4.20 電晶體 M1雜訊模型 (a) M1雜訊源 (b)輸入相關等效雜訊電路..33

Figure 3.4.21 平均雜訊圖 ...36

Figure 3.5.22 MB LNA 與 Buffer 架構 ...37

Figure 3.5.23 利用 Cdb1來改善離散電容效應...38

Figure 4.1.1 MB LNA IC 佈局圖...40

Figure 4.2.2 MB LNA on-wafer 量測方塊圖 ...41

Figure 4.2.3 使用 4 組探針做 on-wafer 量測...42

Figure 4.2.4 量測方塊圖 (a) S-參數 (b) noise figure ...42

Figure 4.2.5 P1 dB Compression Point 量測方塊圖...43

Figure 4.2.6 third-order intercept point 量測方塊圖...43

Figure 4.3.7 在輸入匹配電路中考慮離散電容 C2...46

Figure 4.3.8 在開關電路中考慮離散電容 Cparasitic...46

Figure 4.3.9 在 Ld線路上考慮雜散電阻Rd...47

(12)

Figure 4.3.11 S21 參數在整個頻帶中的量測與模擬比較 (a)量測結果 (b)模擬結果 ...49 Figure 4.3.12 S22 參數在整個頻帶中的量測與模擬比較 (a)量測結果 (b)模擬結果 ...50 Figure 4.3.13 S12 參數在整個頻帶中的量測與模擬比較 (a)量測結果 (b)模擬結果 ...51

Figure 4.3.14 S 參數在 Channel 2 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12 ...52

Figure 4.3.15 S 參數在 Channel 3 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12 ...53

Figure 4.3.16 S 參數在 Channel 4 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12 ...53

Figure 4.3.17 S 參數在 Channel 5 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12 ...54

Figure 4.3.18 S 參數在 Channel 6 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12 ...55

Figure 4.3.19 S 參數在 Channel 7 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12 ...55

Figure 4.3.20 S 參數在 Channel 8 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12 ...56 Figure 4.3.21 雜訊指數在 Channel 2 量測與模擬比較圖...57 Figure 4.3.22 雜訊指數在 Channel 3 量測與模擬比較圖...57 Figure 4.3.23 雜訊指數在 Channel 4 量測與模擬比較圖...57 Figure 4.3.24 雜訊指數在 Channel 5 量測與模擬比較圖...58 Figure 4.3.25 雜訊指數在 Channel 6 量測與模擬比較圖...58 Figure 4.3.26 雜訊指數在 Channel 7 量測與模擬比較圖...58 Figure 4.3.27 雜訊指數在 Channel 8 量測與模擬比較圖...59

(13)

Figure 4.3.28 P1dB 在 Channel 2 量測與模擬比較圖...60 Figure 4.3.29 P1dB 在 Channel 3 量測與模擬比較圖...60 Figure 4.3.30 P1dB 在 Channel 4 量測與模擬比較圖...60 Figure 4.3.31 P1dB 在 Channel 5 量測與模擬比較圖...61 Figure 4.3.32 P1dB 在 Channel 6 量測與模擬比較圖...61 Figure 4.3.33 P1dB 在 Channel 7 量測與模擬比較圖...61 Figure 4.3.34 P1dB 在 Channel 8 量測與模擬比較圖...62

Figure 4.3.35 IIP3 在 Channel 2 量測與模擬比較圖...63

Figure 4.3.36 IIP3 在 Channel 3 量測與模擬比較圖...63

Figure 4.3.37 IIP3 在 Channel 4 量測與模擬比較圖...63

Figure 4.3.38 IIP3 在 Channel 5 量測與模擬比較圖...64

Figure 4.3.39 IIP3 在 Channel 6 量測與模擬比較圖...64

Figure 4.3.40 IIP3 在 Channel 7 量測與模擬比較圖...64

Figure 4.3.41 IIP3 在 Channel 8 量測與模擬比較圖...65

(14)

第一章

緒論

1.1 前言

UWB 是一種新興的無線通訊技術,不像窄頻通訊系統,UWB 更可 以使用更高的資料串列來傳輸資料,更可以使用於例如像影音傳送, 家庭劇院的應用上,隨著 IEEE802.15.3a 規格的明確訂定,加上美國聯 邦通訊委員會(FCC)正式立法通過,使得 UWB 成為新興的 WLAN 傳輸技術,目前使用超寬頻無線電技術由IEEE 802.15.3a 審核主要分為 脈衝無線電 (Impulse radio, IR) 與多頻帶系統 (Multi-band system)。脈 衝無線電技術是利用數個Gigahertz 頻寬的極短時間基頻脈衝,與過去 傳輸系統最大差異在於不需利用載波的調變以及解調變程序,因此不 需要複雜的混頻器、中頻濾波器等電路,可大幅降低電路複雜度和成 本。並且基頻脈衝信號由於無線通道傳輸因而具有較佳的穿透力,適 合於室內短距離通訊。極寬頻多頻帶系統是把整段頻譜(3.1-10.6GHz) 分成數個頻段進行傳輸,每一頻段為528MHz,優點是若預先偵測頻譜 有干擾或被佔用時,系統可自動放棄該頻段傳輸,而利用其他頻段保 持正常運作。而不管是何種系統,為了使系統的整合性提高,電路系

(15)

統使用SOC(System on Chip)已經是一個不可避免的方向,而 CMOS 製 程技術的發展與進步再加上接收機往輕薄短小且功能齊全的方向一直 不變,所以低耗能與微小化的 Receiver 是近幾年來發展的重要趨勢, 簡而言之,當你要實現UWB Receiver SOC 化的同時,LNA 將是所面 臨的第一道課題,也更加隨著 UWB standard 的明朗化,使得應用於 UWB LNA 的研究陸陸續續的出現。

1.2 背景-Ultra-Wideband 標準現況

隨著網際網路資訊的爆炸與移動式通信設備的流行,使得原始無線 網路頻寬與資料傳輸量也逐漸不敷使用,因此由 FCC 於 2002 首先發 表頻寬由3.1GHz 到 10.6GHz 的 UWB 架構,而在 2003 年 IEEE 也正式 成立IEEE802.15 task group 3a[1]的 task group 來訂定相關的規範,在 IEEE802.15.3a 中主要採用了兩種傳輸技術來達到寬頻的目的,一種為 Pulsed Baseband & DS-UWB,而另外一種是 MB-OFDM。

以 Intel、TI、Nokia 為主的公司提出了 MB-OFDM 的技術,使用 Multi-Band OFDM 的調變技術,並採用美國 FCC 所認可的 3.1- 10.6GHz 為使用的頻帶,這種方式的接收機[2]將整個 7.5GHz 的頻帶區分為 13 個Group 每一個 Group 內更含有若干的次頻帶,如 Figure 1.1.1 所示, 每一個頻帶的頻寬為 528MHz,如此一來,使得在應用上可以使用

(16)

OFDM 的調變與 frequency-hopping 的技術,訊號可以在不同的頻帶上 傳輸,使用頻譜使用的效能更加提高且可以避免訊號間的彼此干擾。

Figure 1.1.1 UWB 使用頻帶圖

以 Motorola、Freescale 為主的公司則提出 DS-UWB 的技術,使用 的是 Direct Sequence Spread Spectrum 的調變技術並使用於 3.1- 4.85 GHz 與 6.2-9.7GHz,這種方式的接收機[3]除了 LNA 與 mixer 部份外, 均可以利用數位電路的方式來實現。

除了 IEEE802.15.3a 外,ECMA-368[4]也明訂了 MB-OFDM 為主要 的調變方式,也是使用3.1-10.6GHz 的頻帶,WUSB (Wireless USB)的 應用更是可能成為第一個使用UWB 的產品。 Figure 1.1.2 是 UWB 接收機的方塊圖,信號接收天線的接收後,先 由一個寬頻帶通濾波器濾除系統工作頻道外的信號,再將信號送到低 雜訊放大器,通過中頻將 RF 信號成分移除,再經過混頻後形成基頻的 信號,最後送往 DSP 做信號的處理。而本論文所討論的部分標示於 Figure 1.1.2 中。 f 3432 MHz 3960 MHz 4488 MHz 5016 MHz 5544 MHz 6072 MHz 6600 MHz 7128 MHz 7656 MHz 8184 MHz 8712 MHz 9240 MHz 9768 MHz Band #1 Band #2 Band #3 Band #4 Band #5 Band #6 Band #7 Band #8 Band #9 Band #10 Band #11 Band #12 Band #13 10296 MHz Band #14 Band Group #1 Band Group #2 Band Group #3 Band Group #4 Band Group #5

(17)

Figure 1.1.2 UWB 接收機方塊圖

1.3 論文組織

本論文內容分五個章節。第一章為緒論,說明了Ultra-Wideband的概 述及論文結構,第二章將探討在Ultra-Wideband中所常運用的相關技 術,第三章則是討論在Ultra-Wideband系統中使用Frequency Hopping 傳輸技術的低雜訊放大器的設計方法,包括了輸入匹配、雜訊指數、 功率消耗與Hopping Frequency switch等幾個重要的設計概念與討論, 第四章便將闡述電路佈局的概念,以及模擬的結果,並將模擬的結果 與實際晶片的量測結果做一比較,第五章則是做最後整個電路心得的 整理以及對電路可以加以改進的部份列入未來發展的方向。

(18)

第二章

相關技術討論

2.1 散佈式架構

對使用 CMOS 製程來發展寬頻式的低雜訊放大器,[5]的散佈式的 架構是最基本的架構之一,利用此種電路架構可以得到最好的頻寬響 應,Figure 2.1.1 是散佈式放大器的架構圖,在其它的論文研究參考中 [6]可以在 300K~3GHz 的頻帶中得到 5±1.2dB 的增益以及 1dB 截止頻 率在4.7GHz,在另一個論文參考研究[7][8]利用 0.6um CMOS 的製程技 術分別達到了增益為5.5±1.5dB 與 6.5dB 的效能,最後在論文參考[9][10] 中,分別實現了在 0.5GHz~14GHz 頻帶中 10.6±0.9dB 的增益以及 0.6GHz~22GHz 頻帶中 7.3±0.8dB 增益特性。在這些所討論的研究中, 所有的增益均不會超過10.6dB,參考文件[25]可以獲得較低的功率消耗 9mW,但是在 0.04~6.2GHz 的頻寬中增益只有 8dB±0.6 dB。

(19)

Figure 2.1.1 常見的散佈式放大器架構

而由[11][24]所提出的 cascade 兩級散佈式放大器更可以比傳統式 的散佈式架構除了利用散佈式架構所擁有寬頻響應的特性外,更利用 了cascade 架構具有增加增益的特性來提高整個系統架構的增益特性, 更加提升增益響應,Figure 2.1.2 是 cascade 兩級式散佈式放大器架構, 差異性在於[11]使用 0.18umCMOS 而[24]使用 0.35um SiGe BiCMOS 製 程,在這個架構下可以得到在3.1GHz~10.6GHz 以及 1.6GHz~12.1GHz 中的增益響應為 18±1.2dB 與 20dB,且整個的功率消耗為 54mW 與 40mW,但整個的晶片電路佈局分別需要 2.2mm x 1mm 與 1.43mm x 1mm 。

(20)

Figure 2.1.2 Cascade 兩級式散佈式放大器 與傳統架構的散佈式放大器相比,cascade 兩級式散佈式放大器更 具結合了 cascade 架構與散佈式架構兩者的優點,整個的 voltage 增益 可達 12~24dB,以[11]來說,整個功率增益更可達到 18dB,且功率消 耗為 54mW。以傳統的散佈式架構來說,雖具有寬頻增益的特性,相 對來說,卻無法擁有高增益的表現且使用電感做為主要元件的缺點更 使得整個電路的尺寸略顯龐大,使用了cascade 的架構雖然可以克服低 增益響應的缺點,但由於使用了兩級的結構,卻使得整體電路的尺寸 更為龐大,也由於為了提供Wideband 的特性,必須消耗較大的電流來 驅動多級的架構,所以並不適於低功率的應用。

(21)

2.2 並聯回授架構

在早期利用CMOS 製程發展 Wideband 放大器的技術中,主要可 分成兩大類的方向,除了散佈式的架構外,另外一種便是並聯回授的 架構,Figure 2.1.3 是並聯回授放大器的概念架構圖。 Figure 2.1.3 並聯回授放大器的架構圖 Resistive 並聯回授式放大器是比較常見的架構,但是在低消耗功率 時不能提供較好的雜訊指數與增益,依據論文參考[12][13],並聯回授 的架構的放大器具有較好的寬頻匹配響應與平坦的增益,但是在雜訊 指數的表現會比較差且會有較大的消耗電流,在整個並聯回授架構 中,輸入阻抗主要是由回授放大器的 loop gain 中的回授阻抗所決定 [14],傳統的並聯回授放大器容易被回授網路中的離散電容影響到高頻 部份的響應,也影響到雜訊指數,使得[12][13]兩者的增益雖然可達 13.7dB@0.02G~1.6GHz 與 13.1dB@1G~7GHz,但是所消耗的功率卻也 達到35mW 與 75m W,也因此並不適合於低功率的應用。另外,在論

(22)

文參考[15]將傳統的窄頻式 cascode LNA 與 Resistive 並聯回授電路相 結合,雖然解決了 Resistive 並聯回授並需要較大功率消耗的問題(只消 耗了 12.6mW),但是整個頻寬只適用於較低頻的 2G~4.6GHz,且增益 也僅有9.8dB。由論文參考[26]所提出的架構中,使用了 0.13um CMOS 的製程,功率消耗只有 19mW,且增益可達 16dBm,但頻寬也是只適 用於較低頻的2G~5.2GHz,且 NF 最小只有 4.7dB。

2.3 輸入匹配架構

除了散佈式與並聯回授式兩種架構外,利用LC 帶通濾波器當做 cascode LNA 的寬頻輸入匹配阻抗是另外一種新的架構[16][17] [18], 這是一種將cascode 放大器當做整個輸入匹配的 LC 帶通濾波器的一部 份的架構,這種架構在小功率消耗時會有不錯的效能,但由於在輸入 匹配電路上使用了 LC 濾波器為主要架構,所以可能會導致要使用較大 的區域做為電路佈局且雜訊指數的表現上會比較不好,Figure 2.1.4 是 使用LC 匹配電路形成寬頻放大器的架構圖。

(23)

Figure 2.1.4 輸入匹配架構寬頻放大器的架構圖

在[16][18]中在 0.18um CMOS 製程中使用了 inductively degenerated 共源極組態這種常見的窄頻電路設計搭配三階 Chebyshev 濾波器所形 成的寬頻響應輸入匹配電路,讓整個電路的頻率響應分別在 2.4G ~9.5GHz 以及 2G~10.1GHz 的寬頻帶,且功率消耗只有 9mW 與 7.2 mW,但是雜訊指數是偏高的 4dB 與 3.68dB,且增益只有 9.3dB 與 10.2dB;另一篇論文研究[17]則是使用 SiGe 製程,雖然可以得到較好 的增益(21dB),且雜訊指數為 2.5~4dB,但是功率消耗卻達到 30mW, 而不適合於小功率的應用。 所以在此架構下的電路雖然可以獲得比較寬頻的特性,且功率消耗 上比前兩種架構小,但是整個的增益在使用0.18um CMOS 製程下不會 超過10.6dB。

2.4 跳頻式架構

整個Ultra-Wideband 所定義的整個頻帶是由 5 個 Group,14 個頻寬

(24)

達528MHz 的頻道所組成,MB-OFDM 的調變方式也是由 IEEE 所規定 使用的方式之一,利用由real-time 的跳頻概念[2],如 Figure 2.1.5,所 形成的跳頻式放大器也是可以達到MB-OFDM 的目的,整個的使用跳 頻式LNA 的接收機方塊圖可以如 Figure 2.1.6 所示。 Figure 2.1.5 Real-time 跳頻 3D 概念圖 Figure 2.1.6 使用跳頻式 LNA 的接收機方塊圖 整個的方塊圖是由天線接收到信號開始,接收到信號經過一個BPF 來濾除不在頻帶內的信號,在經過跳頻式的LNA 處理後,送到 Active balum 將 single-end 的信號變成 differential signal,再送入混頻器做降頻 的動作,而 LNA 所需要工作的頻帶與 LO 的頻率則由一個跳頻式的 synthesizer 來控制。由於 MB-OFDM 的每個信號頻寬為 528MHz 且會

(25)

在整個3.1~10.6 GHz 的 UWB 頻帶中跳動,所以在整個跳頻式架構中, LNA 的增益響應是會隨著 UWB 所定義的 14 個次頻道來跳頻改變的, 且 LNA 的中心頻率也會符合 UWB 中的 14 個頻道的中心頻率,所以 雖然跳頻式LNA 所要涵蓋的頻帶可以符合 3.1~10.6 GHz 的要求,但在 一個時間點上,LNA 的響應只會是符合一個次頻帶的 528MHz 頻寬。

所以在LNA 的設計上除了要考慮 noise figure 外,要再考慮擁有寬 頻的輸入阻抗,使得通過BPF 後 3.1~10.6GHz 的訊號都能進入 LNA, 以及具有能在14 個次頻帶中跳頻的特性,整個 LNA 的輸出特性不需 要為寬頻,而是只需要528MHz 的窄頻輸出,由參考論文研究[2]利用 0.18um CMOS 製程,可以模擬得到在 7.6GHz 頻率中有最大 17dB 的功 率增益以及在整個3.4G~4.7GHz 與 5.1G~7.6GHz 頻帶中有 16±1.5dB 的 功率響應,另一篇論文參考[27]也是利用跳頻的架構來達到在 3G-5GHz 之間跳頻的功能,整個增益可達16.2dB,所以跳頻式的放大器在功率 增益會比傳統散佈式的架構高,更由於不需使用到多個電感來,所以 整個的晶片尺寸也會比散佈式架構來的小,整個功率消耗也僅比輸入 匹配架構大的10.8mW 與 12mW。高增益輸出,低消耗功率以及節省 空間的電路佈局便成為了本論文採用跳頻式架構來設計LNA 的原因。 Table 2.1.1 是將相關技術所提出的效能做個比較

(26)

Table 2.1.1 UWB LNA 相關技術比較表 Tech. BW (GHz) S11 (dB) Gmax (dB) Min NF (dB) IIP3 (dBm) VDD (V) Power (mW) Topology [6] 0.8um

CMOS 0.3-3 -6 5 5.1 N/A 3 54 Distributed

[7] 0.6um

CMOS 0.5-5.5 -7 6.5 5.3 N/A 3 83.4 Distributed

[8] 0.6um

CMOS 0.5-7.5 -6 5.5 8.7 N/A 3 216 Distributed

[9] 0.18um

CMOS 0.5-14 -11 10.6 3.5 N/A 1.3 52 Distributed

[10] 0.18um

CMOS 0.6-22 -8 8.1 4.3 N/A 1.3 52 Distributed

[11] 0.18um

CMOS 3.1-10.6 -10 18 5 N/A 1.8 54 Distributed

[24] 0.35um

SiGe 1.6-12.1 -8 20 6.5 N/A 1 40 Distributed

[25] 0.18um CMOS 0.04-6.2 -16 8 4.2 3 1.8 9 Distributed [12] 0.25um CMOS 0.02-1.6 -8 13.7 1.9 0 2.5 55 Feedback [13] 0.18um CMOS 1-7 -7.2 13.1 3.3 -4.7 1.8 75 Feedback [15] 0.18um CMOS 2-4.6 -9 9.8 2.3 -7 1.8 12.6 Feedback [26] 0.13um

CMOS 2-5.2 -9 16 4.7 N/A 2 38 Feedback

[16] 0.18um

CMOS 2.3-9.2 -9.9 9.3 4 -6.7 1.8 9 Input match

[17] 0.35um

SiGe 3-10 -10 21 2.5 -1 3 30 Input match

[18] 0.18um

CMOS 2-10.1 -9.76 10.2 3.68 -1 1 7.2 Input match

[2] 0.18um CMOS 3.4-4.7 5.1-7.6 -9 -9 N/A 17.5 N/A 3.3 -9.3 N/A 1.8 10.8mW 10.8mW Hopping [27] 0.18um CMOS 3-5 -10 16.2 2.63 -10 1.8 12mW Hopping

(27)

第三章

跳頻式低雜訊放大器

的分析與設計

3.1. 電路結構

本電路所使用的 UWB Frequency Hopping 低雜訊放大器與緩衝 器,線路如Figure 3.1.1 所示,供給電壓為 1.8V,並且所有元件皆使用 on-chip 元件,在前端輸入電路,我們採用 Chebyshev L-C 帶通濾波器 架構進行輸入端匹配,再經過我們進一步改良電路中過於繁複的輸入 級元件,將原先與 L2並聯電容的效應降低,最後能夠將其忽略,並且 使 用 M1 的 閘 級 電 容 取 代 原 先 與 L3 所 串 聯 的 電 容 , 以 期 望 在 3.1-10.6GHz 的頻寬範圍內依然有良好的低反射係數,以達成我們的第 一個目標,就是能將整個UWB 的信號能接收到 LNA 中;為了達到低 耗能的要求,我門使用單一電壓供給的 source inductive degeneration 疊 接放大器架構[16],同時也可以達到降低米勒效應且獲得較低之 Noise Figure 以及較高的 reverse isolation 的結果;在 switch 部份使用 NMOS 與電容串接,用五個 NMOS 開關控制電容,與 Ld的電感形成 LC 諧振,

(28)

使得output gain 直接工作於所需的頻帶,當全部的 switch on 時產生的 C5~ C9電容並聯的結果再與 Ld諧振,使得增益輸出的響應產生於UWB 的低頻段,而當M9 on 且 M5~ M8off 時則會形成 C9與M5~ M8的Cgd電 容並聯再 Ld產生諧振頻率於 UWB 的高頻段互產生,利用五個 switch 相互搭配的結果,使得電路將 S21 的響應分別 Hopping 於 7 個 channel, 如此就可cover UWB 從 3 GHz~7GHz 的頻帶,並可達到我們所需要的, 就是增益輸出的頻率能靠 5 個 switch 控制以達到 Hopping 的目的,且 輸出增益會因為能量集中的關係而在我們所控制輸出的channel 有比較 好的增益表現;使訊號能夠完整由放大器輸出而進入緩衝器;並且經 由緩衝器自身特性,使電路最終的輸出端能夠具有低輸出阻抗以及大 電流的特性,來足以驅動下一級的電路;LS2則作為為緩衝器的電流源, 來達到輸出阻抗的匹配,以及維持較大的增益。特別注意的是,回授 電路的使用可以令增益減緩變化趨勢,但是爲了達到寬頻阻抗匹配, 電路必須是具有low Q 的特性,但是卻會因此增加 Noise Figure ,並 且有電路振盪的可能性,所以並不採用回授電路。在偏壓部份,採用 外加式DC 偏壓,將使用 on wafer DC 針來提供偏壓,並且可依據實際 量測狀況調整M1工作點,以期能使電路發揮更好的特性。最後再利用

(29)

Figure 3.1.1 MB LNA 與 Buffer 架構

3.2. 輸入匹配網路

本論文中所使用的輸入匹配網路需要達到寬頻的目的並能將工作 頻帶以外的訊號加以濾除,所以便以寬頻微波帶通濾波器為匹配線路 的設計方向,微波濾波器為一個雙埠網路,主要功能為:若信號的頻 率在其通帶中,信號可以通過;若信號的頻率在其截止帶中,則訊號 會被衰減,而我們利用了介入損失參數法設計出一低通濾波器的原 型,再利用轉換公式轉換成帶通濾波器的線路,已達到我們所需要的 系統要求[19]。

(30)

示[20],並定義出包含輸出/輸入轉移函數 H(s)與損耗 α 以及相位 β 的 (3-2-1),以及(3-2-2)

Figure 3.2.1 Double terminal 双埠網路

1 2 2 2 ln ) ( ln R R V E j H j = = + β ω α (3-2-1) 2 max 2 2 2 1 2 2 ln 4 ln ) ( ln 2 P P R V R E j H = = = ω α (3-2-2) 此處的Pmax是指source 端產生的最大使用能量,P2是在R2端所實際消 耗的能量,所以當 P2=Pmax時可以得到 loss α 為 0,也就是幾乎沒有損 耗,此時便可獲得最大的能量轉移,為了能使 source 端將最大能量轉 移到負載端,因此双埠網路應該為實數且與source 端的 R1相等[14]。 而在[19]介入損失函數法中,濾波器的響應函數就是其介入損失的 頻率響應或是功率損失比PLR(3-2-3)或是以介入損失 IL(3-2-4),其中 PLR

(31)

就是當波源與負載相匹配時,|S21|的倒數 2 inc ) ( 1 1 ω Γ − = = = load LR P P P 送到負載的功率 由波源可獲得的功率 LR P IL=10log (3-2-3) (3-2-4) 我們知道|Γ(ω)|2為 ω 的偶函數,可以用 ω2的多項式表示(3-2-5), 其中M、N 為實數多項式,並帶回(3-2-3)中可得到(3-2-6)

( )

2

( ) ( )

2

( )

2 2 ω ω ω ω N M M + = Γ

( )

( )

2 2 1 ω ω N M PLR = + (3-2-5) (3-2-6) 我們使用 Chebyshew response 來表示 N 階低通濾波器的介入損失 (3-2-7),其中 TN(x)在|x|≦1 時,會在±1 之間震盪,所以在通帶中會有 大小為 1+k2的漣波,但是在通帶的外緣會得到比Butterworth 較快速的 衰減,這也是本電路選擇 Chebyshew response 的因素,Figure 3.2.2 為Chebyshew 與 Butterworth 的頻率響應圖 ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ + = C N LR k T P ω ω 2 2 1 (3-2-7)

(32)

Figure 3.2.2 Chebyshew與Butterworth濾波器頻率響應圖(N=3)

(a)

(b)

Figure 3.2.3 低通濾波器原型的n階電路及各元件編號,(a)是以並聯為開始的原型 電路,(b)是以串聯為開始的原型電路

(33)

Table 3.2.1 Chebyshew低通濾波器原型的各元件值 (0.5dB漣波) N g1 g2 g3 g4

1 0.6986 1.0000

2 1.4029 0.7071 1.9841

3 1.5963 1.0967 1.5963 1.0000

使用 Figure 3.2.3(a)(b)的 n 階低通濾波器的原型電路並參考 table 3.2.1Chebyshew 原型電路的等效元件值。再利用已知 ω1與ω2為通帶的 兩個截止頻率,則帶通的響應可由經由低通濾波器在用(3-2-8)的頻率轉 換來得到。而其中 0 1 2 ω ω ω − = Δ ,稱之為通帶的比例頻寬,中心頻率 ω0 是 ω1與 ω2的算術平均數,若換成幾何平均數可獲得ω0 = ω1ω2 ,且一 個低通濾波器可以依據 Table 3.2.2 中所示轉換成帶通濾波器的新元件 值,低通濾波器中的串聯電感 Lk轉換成 LC 串聯電路,如(3-2-9);並 聯的電容 Ck必須轉換成 LC 並聯電路,如(3-2-10),並可獲得如 Figure 3.2.4 的電路圖。而在本論文中是以 3 階的 Chebyshew filter 為設計方向。 ⎩ ⎨ ⎧ ⎭ ⎬ ⎫ − Δ = ⎩ ⎨ ⎧ ⎭ ⎬ ⎫ − − ← ω ω ω ω ω ω ω ω ω ω ω ω 0 0 0 0 1 2 0 1 (3-2-8)

(34)

Table 3.2.2 低通與帶通濾波器電路的轉換 0 ' ω Δ = k k L L k k L C 0 ' ω Δ = (3-2-9a) (3-2-9b) k o k C L ω Δ = ' 0 ' ω Δ = k k C C (3-2-10a) (3-2-10b) Figure 3.2.4 經過轉換後的n階帶通濾波器電路

(35)

而對一個inductively degenerated transistor 來講[17],他的小信號等效電 路會如 Figure 3.2.5 所示,也就是由一個串聯的 RLC 電路所組成,如 (2-3-11)

Figure 3.2.5 Inductively degenerated transistor 與小信號等效電路

( ) (

s g

)

gs s T in S L L C S L Z =ω + 1 + + (3-2-11) 其中 Cgs是 M1的 gate-source capacitance[18],而 ωT=gm/Cgs,而所形成 的等效電路可以與我們所需要的 chebyshew 濾波器架構中的第 3 階相 結合而形成Figure 3.2.6,其中 C3’可完全由 Cgs所取代而不需要額外的 電容,而與 L2’並聯的 C2’則可以完全忽略,L3’則被 Ls與 Lg所取代, 而整個輸入網路擁有要低的反射係數與較簡單實現的電路架構。 Figure 3.2.6 輸入阻抗線路圖

(36)

3.3. 頻率切換開關電路

在微波電路的架構中[19],開關的功能是在不同的元件之間做信 號或者是能量的導引,PIN 二極體可用為電子式的開關,方便與平面電 路做結合,也可作為高速的切換;另外MOS 也可以當作另一型式的開 關架構,Figure 3.3.7(a)主要是由 MOS 跟電容所組成的簡單採樣開關電 路,如Figure 3.3.7(b),它可在無電流時開啟且源極與汲極電壓不會受 到閘極電壓所控制[14]。

(a) (b)

Figure 3.3.7 (a)簡單採樣開關電路 (b)利用MOS元件組成開關

而依照 Figure 3.3.7 的採樣開關電路來進一步了解如何對輸入信號 進行採樣開關,其中當閘極的控制開關 CK 在t=t0時會變高,假設在 0 t t≥ 時Vin=0,如 Figure 3.3.8 所示,且電容有一初始電壓 VDD,所以在 0 t t = 時,M1量測到閘極-源極電壓為 VDD,而汲極電壓也是 VDD,因此 電晶體會工作於飽和區,且從電容中引出一電流(3-3-12),當 Vout下降 時,在 Vout=VDD-VTH時會驅使 M1進入三極管區,然而元件持續對 CH 進行放電直到 Vout趨近為 0,其中當 Vout<<2(VDD-VTH)時,電晶體可被 視為電阻,如(3-3-13)。

(37)

Figure 3.3.8 採樣開關電路在Vin=0時輸入位準與初始狀況之響應

(

)

2 1 2 DD TH ox n D V V L W C I ⎟ − ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = μ (3-3-12)

(

)

−1 ⎦ ⎤ ⎢ ⎣ ⎡ − ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = n OX DD TH ON V V L W C R μ (3-3-13) 而當 Vin=+1V,Vout在t=t0時為 0V 且 VDD=3V,如 Figure 3.3.9 所 示,因此連接到CH的M1端點可做為源極且電晶體將隨著VGS=+3V 而 開啟,但是 VDS=+1V,所以 M1工作於三極管區,對 CH充電直到 Vout 趨近於+1V,當 Vout近似於+1V 時,M1展現的 Ron,如(3-3-14)。 Figure 3.3.9 採樣開關電路在Vin=1V時輸入位準與初始狀況之響應

(38)

(

)

−1 ⎦ ⎤ ⎢ ⎣ ⎡ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = n OX DD in TH ON V V V L W C R μ (3-3-14) 依照上述的分析我們可以得到兩個結論,(a)一個 MOS 開關僅需要 交換源極與汲極端的角色即可以引導電流在任意方向,(b)當開關開啟 時,Vout 會遵循 Vin,而當開關關閉時,Vout 維持不變,因此電路在高 CK 時會追蹤信號,而當 CK 變低時電路則會凍結跨在 CH上的 Vin瞬間 值,如Figure 3.3.10。 Figure 3.3.10 採樣開關電路的追蹤與維持能力 除了可以利用MOS 作為簡單的開關之外,MOS 本身的四個端點中 也都會有元件電容存在[14]如 Figure 3.3.11 所示,每兩個端點間都會存 在著電容,且每個電容值都和電晶體的狀態有關,如果元件為關閉時, CGD=CGS=COVW,而閘極-基板電容由閘極氧化層與空乏區電容串聯而

(39)

成,如(3-3-15),其中 F sub si d N q WL C Φ = 4 ε 。 Figure 3.3.11 MOS電容

(

)

(

OX d

)

d OX GB C WLC C WLC C + = (3-3-15) 而當元件工作於飽和區時,MOS 的 CGD=WCOV,而閘極和通道間 的電位差為由源極端的VGS到截止點的VGS-VTH,導致再沿著通道間之 閘極氧化層中存在一不均勻電場,在不同操作區域的 CGD與 CGS特性 圖如Figure 3.3.12。 Figure 3.3.12 CGS和CGD與VGS的關係圖 另外,電晶體的輸出電阻 RON 在實際使用上會隨著 VDS 變化,當

(40)

Ro 變化時會在電路中產生非線性化的現象,影響到許多類比電路的效 能,例如在疊接放大器中,當輸出電壓變化時,則疊接元件的輸出阻 抗和電路的增益也會變化,此外,碰撞離子化現象也限制了可由疊接 結構得到的最大增益,因為它會產生小信號電阻於汲極至基板,而非 源極。 本論文使用開關電路,利用Ld與switch circuit 的總電容效應形成 LC 共振負載[2],來控制整個電路架構的輸出增益(3-3-16)能分別落在 3960M、4488M、5016M、5544M、6072M、6600M、7128M 頻率中, 如Figure 3.3.13,其中每一個 switch circuit 是由 Figure 3.3.14 的電路所 組成。 total sum d m V C r L g A × − ≈ (3-3-16) Figure 3.3.13 共振頻率切換電路

(41)

Figure 3.3.14 switch circuit 架構 Figure 3.3.15 是切換電路的等效電路圖,其中共振頻率的電感與 電容成分分別由Ld與 Ctotal所組成,每一個 C 的值會依照所選擇的電容 開關並考慮 CGD 與 CDB 相互作用所決定,最後 Ctotal 是由電容開關的 C5’、C6’、C7’、C8’、C9’的電容值以及寄生電容 Cp 的電容值所合成 (3-3-17)。

Figure 3.3.15 total switch circuit 等效電路

p total C C C C C C C ,max = 5 + 6 + 7 + 8 + 9 + (3-3-17a)

(

)

(

)

(

)

(

)

(

)

p DB GD DB GD DB GD DB GD DB GD DB GD DB GD DB GD total C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C + + + + + + + + + + + + + + + + + + + + = 9 8 7 7 6 6 5 5 min , (3-3-17b)

(42)

如將單一個 MOS 開關來看,可以獲得 Figure 3.3.16 的等效電路圖, 當MOS on 時會獲得像 Figure 3.3.17(a)的等效電路圖,當 MOS off 時 會獲得像Figure 3.3.17(b)的等效電路圖,而 C5’、C6’、C7’、C8’、C9’ 的 值則是由 C5、C6、C7、C8、C9所形成的電容值與 MOS 的 CGD與 CDB 相互作用,如 Figure 3.3.16。其中電晶體的輸出電阻(RON)必須儘可能 的小,以增加 LNA 的增益。而寄生電容 Cp則可以利用buffer M3 來加 以控制。 而所得到的Ctotal進而與Ld所形成的LC 共振腔來決定 fc(3-3-18) , 也就是共振頻率點的位置,而在增益的表現上,由 Rd與RON所組成的

rsum會影響到power loss(3-3-16),太大的 rsum會造成整個增益的失真,

Table 3.3.3 是不同的開關形成的 LC 共振頻率 fc點。

(43)

Figure 3.3.17 single switch circuit ON/OFF 等效電路 total d C C L f π 2 1 = (3-3-18) Table 3.3.3 不同開關所形成的共振頻率fc Vch1 Vch2 Vch3 Vch4 Vch5 3.96GHz ON ON ON ON ON 4.48GHz ON Off ON ON Off

5.01GHz ON Off Off Off Off

5.54GHz Off ON Off Off Off

6.07GHz Off Off ON Off Off

6.6GHz Off Off Off ON Off

7.12GHz Off Off Off Off ON

3.4. 雜訊指數

雜訊是指源自物質中電子或電洞的隨機移動過程,當溫度高於絕 對零度時,元件中的熱擾動是最基本的成因,雜訊是可以來自外部的

(44)

雜訊源的干擾,也有可能是來自系統自己的產生,不論是哪一種雜訊 都會提高接收信號強度的下限,在整個通訊架構中,通訊電路最主要 的設計方向都是如何使雜訊獲得最小,以得到最佳的系統輸出品質 [5],而以一般電路架構而言,雜訊的來源很多,但不外乎分成幾大類, 第一類是指由電阻或電晶體內部所產生的隨機雜訊,第二類是指接收 到外部另一個頻道的訊息,稱之為cross-coupling 的雜訊以及最後一類 是由大自然產生的雜訊如雷雨等。 對MOS 晶體而言也會有熱雜訊的產生,其主要的來源是來自於通 道中所產生的雜訊,MOS 元件運作於飽和區時可以用一個連接汲極與 源極端的電流源來建立通道雜訊模型,如 Figure 3.4.17,其中in 4kTγgds 2 = Figure 3.4.17 MOS之通道熱雜訊 而對 MOS 的電阻部分也會造成熱雜訊的產生,閘極、源極、汲極 材料都將呈現一有限電阻,所以也會產生雜訊,但對一個相當寬的電 晶體來說,源極與汲極電阻可被忽略不計,但是閘極電阻將會變得很 重要,如Figure 3.4.18,而所產生的雜訊為 2

(

)

2 , 3 4 m o G out n g r R kT v =

(45)

Figure 3.4.18 考慮R1的熱雜訊模型

所以依照上面所敘述對一個完整的MOS noise model 來說,會獲得 如Figure 3.4.19,而雜訊源也如(3-4-16)(3-4-17) Figure 3.4.19 MOS的熱雜訊模型 f f K f g kT ind2 =4 γ doΔ + 1 Δ (3-4-16) f r kT vng2 =4 δ gΔ (3-4-17) 所以針對本論文所提出的電路而言,Noise 主要是會由兩部分所組 成,分別是由輸入匹配電路的損耗以及電晶體 M1 的雜訊這兩部分所 貢獻[16]。

(46)

我們可以知道每一個元件的品質因素 Q 都會影響到線路的雜訊 值,所以對本論文所提出的輸入匹配線路來講,電感的品質因素 Q 也 不例外的會影響到輸入匹配線路的雜訊值,所以一個高 Q 值的元件是 可以將因輸入匹配網路的損耗所產生的雜訊值優化的一個方式;而對 M1所產生的雜訊值來說,選擇合適的 Width 搭配適合的偏壓將是獲得 M1雜訊指數優化的方式。 而依照[5]所提出有關 Noise 分析的方式,以及將電感所產生的負 載效應加入計算,MOS 的雜訊源如 Figure 3.4.20(a)所示,並依照(3-4-14) (3-4-15)可獲得如 Figure 3.4.20(b)中輸入參考等效雜訊源。 (a) (b) Figure 3.4.20 電晶體M1雜訊模型 (a) M1雜訊源 (b)輸入相關等效雜訊電路 nd m gs ng n i g C j i i = + ω (3-4-14)

(47)

( ) (

s g

)

gs s T in S L L C S L Z =ω + 1 + + (3-4-15) 其中 ind是由於通道中的熱擾動所產生的汲極雜訊電流,而當ing所 引入的閘極雜訊由於耦合效應的關係而對閘極端放電,則閘極雜訊與 汲極電流雜訊的頻譜密度可由(3-4-16)(3-4-17)得到

( )

do gs i g C kT S ng 4 5 2 2 ω δ ω = (3-4-16)

( )

do i kT g S nd γ ω =4 (3-4-17) 已知的雜訊參數[21]δ≅1.33~4,γ≅0.67~1.33,而 gdo則是當 Vds=0 時的通道傳導係數。 雜訊電壓en是由相關雜訊源enc與非相關雜訊源enu這兩個部分的總 和,也就是en =enc+enu,而相關阻抗Zc就可以寫成(3-4-18)

( )

( )

αχ χ α αχ ω αχ χ α αχ ω ω ω p c p c C j p c p c C L jX jX R S S Z t gs S c c c i i e c n n n + + + + + + − = = + = = 1 2 1 1 2 1 1 2 2 2 2 2 (3-4-18) 其中 γ δ χ 5 = 、

( )

( ) ( )

ω ω ω ind ing ingind S S S c= 是閘極雜訊與汲極雜訊相關的係 數,對一個 MOS 而言,cj0.4[21]。參數 do m g g = α 說明了由於垂直基板 較短使得迅速飽和且移動性變低導致轉導函數變小的短通道的效應, 而兩個非相關雜訊源 enu與 in可以由(3-4-19)(3-4-20)得到,並根據所得

(48)

到的參數,可以得到NF(3-4-21)

( )

(

)

2 2 2 2 2 2 2 1 2 1 4 αχ α χ χ α α γ ω p p c c g kT S R do e u nu + + − × = = (3-4-19)

( )

2 2

(

2 2 2

)

0 2 1 2 4 α ω αχ α χ γ ω p c C g kT S G t d i n n = × + + = (3-4-20) s n s c u R G Z Z R F 2 1+ + + = (3-4-21) 而輸入阻抗Zs=Rs+jXs。

對傳統的雜訊優化理論而言[19]、[5],在輸入阻抗 Zs=Zopt= Ropt+jXopt

且Xopt=-Xc的條件下可獲得最小的NF 值,所以 Ropt會如(3-4-22)得到

(

2 2

)

2 2 1 1 χ α αχ ω αχ + + − = = c C c G R R t n u opt (3-4-22) (3-4-18)與(3-4-22)概略的顯示了串聯 Ls與 Ct共振的最佳化輸入阻 抗,對實際上來說,接近最小的 NF 必須考慮包括輸入阻抗匹配電路的 整個放大器頻寬,必須包含整個寬頻帶的 Xopt,所以根據前面所討論的 結果,LNA 的 NF 會如(3-4-23)

( )

( )

α γ ω ω ≈ + + = + × s m s n s u R g P R G R R F 1 1 (3-4-23)

( )

(

)

2 2 2

(

2 2

)

2 2 2 2 2 2 1 2 1 1 χ α αχ ω χ α αχ χ α ω + + + + + − = C R c c c p gs s (3-4-24)

(49)

LNA NF 由(3-4-23)中可得知主要是由汲極偏壓電流 ID、過載電壓 VOD、電晶體寬度 W 以及頻率所決定,為了讓雜訊指數在我們所需要 的頻寬中都是最佳化的表現,我們必須考慮平均雜訊值,所以必須減 少變數,Figure 3.4.21 是考慮 ID與W 變化的平均雜訊值,也因此對每 一個偏壓電源來說,都必須選擇適當的電晶體寬度來得到最小的NF Figure 3.4.21 平均雜訊圖 因為Figure 3.4.21 中所呈現的數據主要是針對 M1所產生的雜訊指 數,但是實際 LNA 所產生的雜訊指數會預期中的差,主要是因為下列 因素: 1. 輸入阻抗電路的損耗,就像是電感的品質因素的限制。 2. 疊接元件M2所產生的雜訊,尤其是在高頻的部份。 3. 負載電阻RL所產生的雜訊。 4. 輸出緩衝M3所產生的雜訊。

(50)

3.5. 增益分析

對一個使用源極退化的疊接組態結構來說,會具有改善反向的隔 離度,頻率響應,較好的 Noise Figure 以及比較低的米勒效應,而本 論文所使用的MB-LNA 如 Figure 3.5.22

Figure 3.5.22 MB LNA 與Buffer 架構

對高頻來說,電晶體的動作如同一個電流放大器,電流增益為

( )

gs m sC g s = β 且 M1的電流消耗為

( )

s in R s W V × ,其中 W(s)是 Chebyshev 轉換 式,所以整個電壓增益是

( ) (

[

)

]

( )

c d c d d d d s gs m c d d s gs m in out C L s C sR R sL R R sC s W g C sL R R sC s W g V V 2 1 ) / 1 ( // + + + × − = + × − = (3-5-25) 而總聯合電容Cc =Cdb2+

[

CpassCgd3/

(

Cpass+Cgd3

)

]

,Cdb2是電晶體M2 的汲極-基底電容,而 Cgd3是M3的閘極-汲極電容,由(3-5-25)得知,電流增益 的下降會由Ld補償,且 Cout會與Ld在所需頻帶外形成一個虛擬共振。

(51)

整個的 M1汲極離散電容(包括 Cdb1與 Cdb2)形成一個限制放大器高 頻頻寬的極點,而將 M1的基底與源極相連接會改善放大器的效能,如 Figure 3.5.23 Figure 3.5.23 利用 Cdb1來改善離散電容效應 在這個方式中,M1源極與基底間的電容是短路的而 Cdb1是連接在 M1的源極與汲極之間,Cdb1 與會降低米勒效應的影響且整個汲極點上 的電容值會落在高頻,也因此提升了放大器的頻寬。 而緩衝器M3是用來控制外部的低阻抗負載,外部的輸出電壓Vout' 會與放大器所放大的輸出電壓有關 3 1 2 ' / 1 m S S out out g sL sL V V + = (3-5-26) 緩衝器主要是設計來改善放大器在高頻的功率增益,電感 Ls2是一 個電流源,緩衝器的偏壓以及模擬再較高頻段維持高增益的匹配元 件,也因此可以在所需要的頻段維持較平坦的增益表現。

(52)

第四章

晶片製作的實現與量測結果

4.1. 佈局考慮

整個MB LNA 的佈局圖如 Figure 4.1.1,佈局的考慮對高頻電路的 設計來說是很重要的,因為可以會嚴重的影響到電路的效能,為了減 少雜訊對電路的影響必須考慮 3.4 節所討論的事項,MOSFET 是使用 multi-finger,電流源 Vdd為 1.8V,MOS 使用 0.18um 的閘極長度以獲

得 較 快 的 速 度 , 另 外 MIM (Metal- Insulator-Metal) 的 電 容 選 擇 non-shield,也就是在每一個電容單位面積中不使用 shield,而電感選擇 六角形的結構,Q 值為小於 18,以上是在本論文電路中所使用的元件。 在每一個元件上加上 Guard-ring 以避免基底的雜訊與干擾,一個 shield 的信號源 GSG 結構使用在射頻輸入端與射頻輸出端以減少由基 底所產生的耦合雜訊,至於電路中所使用的連接線,若是電源線則必 須考慮電流密度且信號線設計上必須要儘可能的短,所有內部連接線 的轉角必須為45 度角以避免尖端放電的效應,而射頻輸入與射頻輸出 在佈局上為相對的以避免耦合效應的產生,最後整個晶片的大小為 1.239mm X 0.9mm。

(53)

Figure 4.1.1 MB LNA IC 佈局圖

4.2 量測考慮

整個電路設計上是以on-wafer 量測為設計考量,所以電路設計必須 依據國家晶片中心(Chip Implementation Center;CIC)的高頻探針工作站 的測試規範,在整個 on-wafer 的量測上使用兩個 6-pins 的直流 PGP 探 針與兩個射頻的GSG 探針,Figure 4.2.2 就是整個測試環境的方塊圖, 上方與下方的DC PGP probe 對整個電路提供了 DC 電壓與 bias 偏壓以 及開關的啟動/關閉的DC 位準,左右兩邊的 RF GSG probe 則是提供 RF in/out 的訊號。 在整個MB LNA 的 RF 輸入端必須有一個大電容來隔離電路與量測

(54)

設備的直流,Figure 4.2.3 則呈現了使用 4 組探針做 on-wafer 量測照片 圖,Figure 4.2.4~Figure 4.2.6 則是量測 S 參數、雜訊指數、1-dB compression point 與 3-dB intercept point 的配置圖,我們使用以 LabView 為主的射頻IC 量測系統來量測 MB LNA 的線性度,我們在下一章節將 討論實際量測與模擬的結果。

(55)

Figure 4.2.3 使用 4 組探針做 on-wafer 量測

(a) (b) Figure 4.2.4 量測方塊圖 (a) S-參數 (b) noise figure

(56)

Figure 4.2.5 P1 dB Compression Point 量測方塊圖

Figure 4.2.6 third-order intercept point 量測方塊圖

4.3 量測結果與討論

本論文的 IC 設計與製作是使用 TSMC 0.18µm mixed-signal/RF CMOS 1P6M 製程,S 參數在整個頻帶的表現如 Figure4.3.10~Figure 4.3.13 所量測,每一個頻道的 S 參數量測結果則如 Figure 4.3.14~Figure

(57)

4.3.20,所量測到的 S11<-5dB 而 S22<-9dB 在整個 3.1GHz~10.6GHz 的 UWB 頻寬中,功率放大(S21)在 3.9GHz~7.12GHz 的響應為 3.5dB~7dB 左右。雜訊指數的量測結果如 Figure 4.3.21~Figure 4.3.27,在不同的頻 道中,雜訊指數會跟著變化,最小的雜訊指數為工作於頻道4 (5.015GHz) 時的4.54dB(at 4.1GHz),而所有頻道中的雜訊指數不會超過 6.7dB,可 參考Table 4.3.1。P1dB的量測是針對8 個頻道進行,量測結果如 Figure 4.3.28 ~Figure 4.3.34,所得到的 P1dB在各個頻率分別是-8dB 在 channel 2 (3.96GHz),-8dB 在 channel 3 (4.48GHz),-12dB 在 channel 4 (5.01GHz), -11dB 在 channel 5 (5.54GHz),0dB 在 channel 6 (6.07GHz),-12dB 在 channel 7 (6.6GHz),-10dB 在 channel 8 (7.12GHz) ,可參考 Table 4.3.2。 IP3 的量測也是針對 8 個頻道進行,所得到的結果分別為 4.7dB 在 channel 2 (3.96GHz),4.8dB 在 channel 3 (4.48GHz),4.9dB 在 channel 4 (5.01GHz),7dB 在 channel 5 (5.54GHz),8dB 在 channel 6 (6.07GHz), 6dB 在 channel 7 (6.6GHz),3dB 在 channel 8 (7.12GHz),量測結果如 Figure 4.3.35~ Figure 4.3.41,並可參考 Table 4.3.3。

由量測的結果可以知道,電路設計的困難點在於跳頻開關機制的實 現以及離散因素的考量,當一個RF 信號輸入時,由 substrate 所產生的 離散電容的效應是非常重要的,對輸入匹配網路來說,Cc 的大小會影

(58)

功率的損耗,此外,在電路設計中,Ls1是一個小電感,所以製程的變 化也會影響到電感值的大小,而在開關電路中由於是使用電容作為共 振頻率的控制變因,所以製程的變化影響到電容值進而可能影響到共 振頻率點。 由整個量測結果可以知道,整個 MB LNA 電路的S參數響應與原 始模擬的預期結果不同,所以我們試著去修正模擬的結果並與量測結 果做個比對,我們假設在電晶體的大小與模擬結果相同的條件下考慮 每一個被動元件都有可能產生 10%左右的變動誤差。雖然我們使用晶 圓廠所提供的螺旋狀電感與MIM 電容模型來進行模擬,但仍有兩個變 數讓我們假設元件可能有 10%的誤差存在,第一個是只有一種大小尺 寸的螺旋狀電感被量測,例如一個電感會由這些 W=9um, S=2um, R=30um, 60u, 90um, 120m, N=1.5, 3.5, 5.5 所決定,其中 W 是電感 track 寬度,S 是每一個 track 間的間距,R 是 inner radius, 而 N 則是指圈數。 電感值不會只有某一個特定的 model 所產生的,舉例來說,L1 是由

W=9um, S=2um, R=34um 以及 N=2 所構成,但是相同的 L1也有可能由

其它的電感model 來計算得到,如 W=9um, S=2um, R=55um, 95um 以 及N=1.5, 1 一樣可獲得心相同的電感值,所以假如模型的準確度不夠, 就無法忽略電感模型所可能產生的誤差,尤其被動元件會影響到整個 匹配電路的敏感度,相同的問題一樣會發生在 MIM 電容模型當中,另

(59)

外一個變數則是由金屬線到基底之間的離散電容效應無法在電路設計 的過程中經由layout parasitic extraction 被精確的預估出來。

而在整個電路上有幾個離散因素需要被考慮,首先在整個輸入匹配 網路中,金屬線到地有可能產生一個離散電容 C2,如Figure 4.3.7 所示。 第二個是考慮開關電路中所產生的離散電容Cpara,如 Figure 4.3.8,以 及Ld線路上所產生的雜散電組Rd,如 Figure 4.3.9 所示。 Figure 4.3.7 在輸入匹配電路中考慮離散電容 C2 Figure 4.3.8 在開關電路中考慮離散電容 Cparasitic

(60)

Figure 4.3.9 在 Ld線路上考慮雜散電阻Rd

經由上面所述的原因,我們修正了MB-OFDM UWB LNA 的被動 元件的變化而產生了與量測結果相似的模擬結果,整個比較的結果同 樣在Figure 4.3.7~Figure 4.3.38 表示,修正後的 S 參數模擬結果與量測 結果在頻率點上的響應相似,但在能量大小上會不太相同,這就意味 著被動元件的變化影響了頻率響應的變化,而在整個線性度的量測上 會比修正後的結果好是因為整個功率增益的衰減。 最後,整個 MB LNA 電路耗電流為 11.5mA,所以電路的 DC 偏壓 是正常工作,且 S22 也會因為開關電路的切換 LC 共振頻率點而變化, 所以MB LNA 的跳頻概念是成立的,但是必須考慮更多離散效應對整 個電路的影響,整個模擬與實際量的比較結果,如Table. 4.3.2。

(61)

(a) (b) measurement simulation BW(GHz) 3.9-7.12 3.4-7.5 S11 <-6.48dB <-12.3dB (c) Figure 4.3.10 S11 參數在整個頻帶中的量測與模擬比較 (a)量測結果 (b)模擬結果 (c) 比較表

(62)

(a) (b) G max CH2 CH3 CH4 CH5 CH6 CH7 CH8 Mea. 4.89dB (4GHz) 7.51dB (4.1GHz) 7.57dB (4.2GHz) 7.53dB (4.2GHz) 6.72dB (4.2GHz) 6.36dB (7.3GHz) 7.31dB (7.4GHz) Sim 10.5dB (3.96GHz) 10.9dB (4.48GHz) 10.8dB (5.01GHz) 12dB (5.54GHz) 12.8dB (6.07GHz) 13.8dB (6.60GHz 14.1dB (7.12GHz) (c) Figure 4.3.11 S21 參數在整個頻帶中的量測與模擬比較 (a)量測結果 (b)模擬結果 (C)比較表

(63)

(a) (b) S22(min) CH2 CH3 CH4 CH5 CH6 CH7 CH8 Mea. -14.66dB (3.3GHz) -17.9dB (3.9GHz) -22.4dB (4.1GHz) -22.84dB (4.5GHz) -27.52dB (4.9GHz) -40.65dB (5.2GHz) -38.15dB (5.4GHz) Sim -16.4dB (4.3GHz) -16.9dB (5GHz) -18.2dB (5.3GHz) -19.9dB (6.0GHz) -25.2dB (6.3GHz) -41.5dB (7.3GHz -28.2dB (7.6GHz) (c) Figure 4.3.12 S22 參數在整個頻帶中的量測與模擬比較 (a)量測結果 (b)模擬結果 (c)比較表

(64)

(a) (b) measurement simulation BW(GHz) 3.1-10.6 3.1-10.6 S12 <-15dB <-35dB (c) Figure 4.3.13 S12 參數在整個頻帶中的量測與模擬比較 (a)量測結果 (b)模擬結果(c)比較表

(65)

(a) (b)

(c) (d) Figure 4.3.14 S 參數在 Channel 2 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12

(66)

(c) (d) Figure 4.3.15 S 參數在 Channel 3 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12

(a) (b)

(c) (d) Figure 4.3.16 S 參數在 Channel 4 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12

(67)

(a) (b)

(c) (d) Figure 4.3.17 S 參數在 Channel 5 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12

(68)

(c) (d) Figure 4.3.18 S 參數在 Channel 6 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12

(a) (b)

(c) (d) Figure 4.3.19 S 參數在 Channel 7 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12

(69)

(a) (b)

(c) (d) Figure 4.3.20 S 參數在 Channel 8 量測與模擬比較圖(a) S11 (b) S21 (c) S22 (d) S12

Table 4.3.1 雜訊指數在不同頻道的量測與模擬比較值

NF min Meas. Res. (dB) Sim. Res. (dB) Mod. Res.(dB)

CH2 6.72dB at 4.1GHz 3.27dBat 3.96GHz 5.5dB at 4.1GHz CH3 4.75dB at 4.1GHz 3.2dBat 4.48GHz 4.33dB at 4.1GHz CH4 4.54dB at 4.1GHz 3.16dBat 5.01GHz 3.88dB at 4.6GHz CH5 4.64dB at 4.1GHz 3.12dBat 5.54GHz 4.17dB at 5.1GHz CH6 4.75dB at 4.1GHz 3.1dBat 6.07GHz 4.02dB at 5.1GHz CH7 4.82dB at 4.1GHz 3.14dBat 6.6GHz 4.26dB at 5.1GHz CH8 4.9dB at 4.1GHz 3.22dBat 7.12GHz 4.29dB at 6.1GHz

(70)

Figure 4.3.21 雜訊指數在 Channel 2 量測與模擬比較圖 Figure 4.3.22 雜訊指數在 Channel 3 量測與模擬比較圖 Figure 4.3.23 雜訊指數在 Channel 4 量測與模擬比較圖

(71)

Figure 4.3.24 雜訊指數在 Channel 5 量測與模擬比較圖

Figure 4.3.25 雜訊指數在 Channel 6 量測與模擬比較圖

(72)

Figure 4.3.27 雜訊指數在 Channel 8 量測與模擬比較圖

Table 4.3.2 P1dB在不同頻道的量測與模擬比較值

P1dB measurement simulation modify

P1dB(3.96GHz) -8dB -12dB -8dB P1dB (4.48GHz) -8dB -13dB -8dB P1dB (5.01GHz) -12dB -12dB -7dB P1dB (5.54GHz) -11dB -12dB -10dB P1dB (6.07GHz) 0dB -13dB -1dB P1dB (6.6GHz) -12dB -14dB -12dB P1dB (7.12GHz) -10dB -14dB -8dB

(73)

Figure 4.3.28 P1dB 在 Channel 2 量測與模擬比較圖

Figure 4.3.29 P1dB 在 Channel 3 量測與模擬比較圖

(74)

Figure 4.3.31 P1dB 在 Channel 5 量測與模擬比較圖

Figure 4.3.32 P1dB 在 Channel 6 量測與模擬比較圖

(75)

Figure 4.3.34 P1dB 在 Channel 8 量測與模擬比較圖

Table 4.3.3 IIP3在不同頻道的量測與模擬比較值

measurement simulation modify

IIP3 (3.96GHz) 4.7dB 7dB 7.5dB IIP3 (4.48GHz) 4.8dB 5dB 4.85dB IIP3 (5.01GHz) 4.9dB 5dB 4.95dB IIP3 (5.54GHz) 7dB 3dB 7.5dB IIP3 (6.07GHz) 8dB 1dB 10dB IIP3 (6.6GHz) 6dB -2dB 4.5dB IIP3 (7.12GHz) 3dB -3dB 2dB

(76)

Figure 4.3.35 IIP3 在 Channel 2 量測與模擬比較圖

Figure 4.3.36 IIP3 在 Channel 3 量測與模擬比較圖

(77)

Figure 4.3.38 IIP3 在 Channel 5 量測與模擬比較圖

Figure 4.3.39 IIP3 在 Channel 6 量測與模擬比較圖

(78)

Figure 4.3.41 IIP3 在 Channel 8 量測與模擬比較圖

Table 4.3.4 MB LNA效能在Post Simulation與量測比較值

Specification Measurement Post Simulation

BW (GHz) 3.96 - 7.12 3.96 - 7.12

S11 (dB) <-6.48 <-12.3

S22 (dB) <-6.1 <-13.7

Max. S21 (dB) 7.57 (at4.2 GHz) 14.1 (at 7.12 GHz)

S12 (dB) <-13.7 <-37.8

Min. Noise Figure

(dB) 4,54 (at 4.1 GHz) 3.14 (at 7.12 GHz) Ch2 Ch3 Ch4 Ch5 Ch6 Ch7 Ch8 Ch2 Ch3 Ch4 Ch5 Ch6 Ch7 Ch8 P1dB (dBm) -8 -8 -12 -11 0 -12 -10 -13 -13 -13 -13 -14 -14 -14 IIP3 (dBm) 4.7 4.8 4.9 7 8 6 3 7 5 5 3 1 -2 -3 Vdd (V) 1.8V 1.8 V LNA Power (mW) 7.51 7.48 Buffer Power (mW) 4 3.81

(79)

4.4 比較

將本論文所完成的 IC 與使用 MB-OFDM 方式的 UWB LNA 相關 的論文做效能上的比較,根據參考文獻,使用 MB-OFDM 概念的論文 目前仍多以模擬設計為主,故比較表以模擬結果與論文下線 IC 的實測 結果做比較,比較結果如Table 4.4.5。

Table 4.4.5 下線晶片與使用 MB-OFDM LNA 相關 paper 的效能比較

% : Ld=4.4nH % % : Ld=2.0nH “ : only core LNA *: at 3.9GHz **: at 3.9GHz ***: at 6.01GHz [2][27]均只有模擬結果並未有實際下線量測資料 Tech. BW (GHz) S11 (dB) Gmax (dB) Min NF (dB) P1dB (dBm) VDD (V) Power (mW) Hopping Function This work (chip) 0.18 um CMOS 3.9-7.12 <-6.48 7.57 4.54 -2 * * * 1.8 7.55 “ Some This work (sim) 0.18 um CMOS 3.4-7.5 <-12.3 14.1 3.1 -9.49* * 1.8 7.48 “ Yes 2004, [2] (sim)% 0.18 um

CMOS 3.4-4.7 <-9 N/A N/A -9.3 * 1.8 10.8 “ Yes

2004, [2] (sim)%%

0.18 um

CMOS 5.1-7.6 <-9 17.5 3.3 N/A 1.8 10.8 “ Yes

2006,[27] (sim.)

0.18 um

(80)

第五章

結論與未來研究方向

5.1 結論

本論文是提出跳頻式的 LNA,主要是將跳頻的觀念實現於電路當 中,利用寬頻的輸入來將使用於UWB 中的 3.9-7.1GHz 的信號接收下, 在利用跳頻的機制將所選擇的頻道信號送往後端,非屬於所需頻道中 的信號則會濾掉,如此一來可形成一個窄頻的增益輸出,便可以提高 功率增益也可以避免使用整個UWB 的頻寬做為 Full band 的輸出,不 需要考慮UWB LNA 在整個 Full band 中增益平坦度的問題,而使用窄 頻輸出在所需要的頻帶中提高增益的表現。晶片使用 TSMC 0.18um CMOS 製程,在整個論文中,討論了設計概念,模擬結果,量測結果 以及討論與比較,所有的電路是使用Eldo-RF 來進行模擬並在 CIC 完 成所有量測。 在討論整個跳頻式 LNA 電路的分析與研究中,主要著眼於輸入匹 配電路,跳頻開關電路,雜訊指數分析與增益分析四個部份,這些分 析與討論便可以架構出整個跳頻式LNA 的各個元素,而在電路模擬的 過程中,也是利用這些討論概念來加以驗證,而晶片的製作是使用

(81)

TSMC 0.18um CMOS 製程來實現,而由量測的結果我們可以得到 S11<-6.48dB,S22<-6.1dB,S21 在 channel 8 時有最大增益的輸出 5.6dB,最小的雜訊指數也是在 chhanel 8 (7.128 GHz)時的 5.8dB, P1dB

分別是-8dB 在 channel 2 (3.96GHz),-8dB 在 channel 3 (4.48GHz),-9dB 在channel 4 (5.01GHz), -10dB 在 channel 5 (5.54GHz),-2dB 在 channel 6 (6.07GHz) , -12dB 在 channel 7 (6.6GHz) , -10dB 在 channel 8 (7.12GHz)。IP3 的結果分別為 4.7dB 在 channel 2 (3.96GHz),4.8dB 在 channel 3 (4.48GHz),4.9dB 在 channel 4 (5.01GHz),7dB 在 channel 5 (5.54GHz),8dB 在 channel 6 (6.07GHz),6dB 在 channel 7 (6.6GHz), 3dB 在 channel 8 (7.12GHz),且跳頻的功能未能完全實現。 整個量測結果與量測結果有所差異,主要是在於晶片設計過程中, 使用五組開關電路造成LNA 與 Buffer 之間存在的 Ron以及Ld上所產生 的雜散電阻 Rd未妥切考量,導致總雜散電阻過大造成系統產生 power loss 現象而引起的增益失真;另外開關電路中的離散電容效應以及開關 電路彼此的隔離空間不足均導致使用 LC 共振原理的跳頻機制受到影 響,而未能達到跳頻的效果;以及,輸入阻抗匹配電路並未完全考慮 到連接線的效應使得離散電容效應的產生,使得模擬與實測結果產生 誤差,影響了整個電路的效能。

(82)

5.2 未來研究方向

使用於 UWB 的跳頻式的 LNA 在於要能覆蓋整個 UWB 頻帶中的 14 個 Band,為了能達到覆蓋 14 個頻道的目的,可以使用[22][23]的 multi-tap inductor 搭配不同的 C 來得到不同的 LC 共振頻率,如 Figure 5.1.1 的示意圖。

Figure 5.1.1 使用 Lmulti來產生multi-band LNA

如以論文所提五組電容開關電路搭配 1 組 Ld可以得到 7 個共振頻 率點,則搭配 2 個輸出的 multi-tap inductor,至少便可以獲得 10 組以 上不同的LC 共振頻率,達到擴展頻道的目的,而對開關電路來說,使 用五組不同電容與電晶體所組成的開關電路來說,容易導致電路佈局 上過長的線路,因此可以考慮使用可變電容架構來減少硬體架構上的 開關電路,而改以電壓控制不同的電容值,並可以減少線路連接的長

(83)

度而降低離散效應的影響。除了晶片硬體設計上的改善之外,另外更 需要考慮的每個 model 之間的離散效應的影響,包括了離散電容,阻 抗以及電感效應都必須要小心,所以使用EDA tool 粹取出離散效應對 晶片設計是很重要的。 跳頻式的LNA 可以在信號接收下來後馬上進行濾波的動作,可以使得 信號通過 LNA,系統便可確定這是所需要的資訊而不會在受到其它信 號的影響,也可以達到避免干擾的目的更可以降低系統設計的複雜度。

數據

Figure 2.1.1  常見的散佈式放大器架構
Table 2.1.1 UWB LNA  相關技術比較表  Tech.  BW  (GHz) S11  (dB)  Gmax (dB)  Min NF (dB)  IIP3  (dBm) VDD (V)  Power (mW)  Topology [6]  0.8um
Figure 3.2.2 Chebyshew與Butterworth濾波器頻率響應圖(N=3)
Figure 3.2.5 Inductively degenerated transistor 與小信號等效電路
+7

參考文獻

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