DAC Architecture Review

現今的 DAC 架構大致上可分為三類，分別是電壓調變、電荷調變、

以及電流調變的方式[12]。所謂電壓調變式 DAC 即是將參考電壓 Vref 經 由一串電阻分壓成數個類比電壓準位後，再用數位訊號去控制開關來決定 要把哪個電壓準位值傳送到輸出端；這是最簡單也是最直接的數位類比轉 換器電路。不過這種DAC 的準確性便完全取決於這一串 resistor ladder 中 電阻和電阻之間阻值的差異，畢竟在晶片製作過程中電阻值會有所誤差，

實際上製造出來的每個電阻值一定都不相同，不可能讓所有電阻都一樣，

因此這種電壓調變式的DAC 其精準度會比較低。

而電荷調變式 DAC 就是用數位訊號去控制開關來將所有的電荷重新 分布到電容陣列中，由於數位訊號所控制的開關可決定電容陣列中的每個 電容是否會分布到電荷，因此也就能產生出不同的類比輸出電壓值。電荷 調變式 DAC 的好處是它的被動元件是使用電容，而電容在現今製程中是 可以做得比較準確的，所以這種數位類比轉換器的精準度較高。不過也因 為是使用了電容，其操作速度相對的會比較慢。

至於電流調變式 DAC 則是用數位訊號控制的開關來決定有多少電流 量會流至輸出阻抗，也就能決定輸出端的電壓值。產生電流的方式可分為 兩種，一是用被動式的電阻跨壓來產生，另一種是直接用主動式的電流源 產生。而使用被動式電阻產生電流的方式，如同上述，受限於電阻在製程 中的誤差較大、匹配及準確性都較差，所以後來又發展出一種 R-2R 階梯 式電流調變 DAC 設計可以略為提升其精準度。不過使用主動式電流源的 方式還是比較好的選擇，因為主動元件的精準度高，且電流的切換速度又 可以很快。在所有的數位類比轉換器架構當中，電流調變方式是操作速度 能達到最快的一種，因此我們所要設計的 DAC 便採用這種主動式電流源

電流調變架構，一般稱之為current-steering DAC。

另外，依照數位編碼的方式，電荷調變和電流調變式的 DAC 又都可 再分為二進位權重式（Binary-weighted）或溫度計碼式（Thermometer-code）

兩種。下表Table 2.2 舉一個 3-bit binary-code 和 thermometer-code 關係的 例子。由表中可看出，溫度計碼和二進位碼最大的不同點在於，對同一個 DAC 的單調性（Monotonicity），所謂單調性是指當數位類比轉換器的數位 輸入碼增加時，它的類比輸出電壓值都不會有減少的現象發生，也就是說 其轉換特性曲線的斜率永遠不為負值。很明顯的，一個非單調性的 DAC 將會有非常差的DNL 表現；當一個數位類比轉換器的 DNL 大於 1 或小於 -1 LSB 的時候，其必定是呈現非單調性的。而溫度計碼制的 DAC 可保證

Table 2.2 Thermometer-code representations for 3-bit binary values

Binary Thermometer-code Decimal

其必為單調性，所以對一個解析度不高的數位類比轉換器而言，溫度計碼 編碼方式是個不錯的選擇。下圖 Figure 2.7 顯示一個溫度計碼制的電流源 調變式數位類比轉換器。

Figure 2.7 A thermometer-code current-steering digital-to-analog converter

由於我們所要設計之 DAC 取樣速度很快、但解析度不高，因此便是 選用這種溫度計碼制電流源調變式的架構。不過同時我們也考慮到 6-bit DAC 需要 2⁶⁴-1=63 組開關和電流源，所佔的面積及寄生電容比較大，所以 更進一步改採混合式的溫度計碼制電流源調變數位類比轉換器（Hybrid thermometer-code current-steering DAC），把 6-bit 的編碼器拆成 4-bit 和 2-bit 兩個部分，如此一來所需的開關和電流源就減少成只有 15+3=18 組。

雖然這樣因製程的誤差偏移量可能會稍微較大一些，但是卻大大的縮減了 面積及寄生電容。其詳細設計將在第四章加以說明。

Chapter 3

Design of the 5GS/s 6-bit

Analog-to-Digital Converter

本章節將分析並說明我們如何設計此一 5GS/s 6-bit ADC，並顯示其 模擬結果。

此ADC 的整個架構如下圖 Figure 3.1 所示。在高速電路裡，雜訊影響 非常嚴重，不論是與溫度有關的熱雜訊（thermal noise）、高頻訊號的耦合

（coupling）雜訊、高速轉態時的干擾雜訊（glitch）、或是電源的抖動雜訊

（power-ground bounce），都對高速電路的影響很大；因此在我們整個電路 設計裡，全部都是採用全差動式（fully-differential）的架構來抑制其共模 雜訊（common-mode noise）及偶次諧波（even-harmonics）失真。

Figure 3.1 Block diagram of the ADC

差動式的 Input 訊號（IN+,IN-）和 Clock 訊號（CLK+,CLK-）輸入後 首先接至一對分壓電阻，此兩電阻並聯後可得50Ω 的匹配阻抗值，如此才 會讓高頻訊號能順利輸入晶片內而不被反射，且這兩個電阻同時也提供了 輸入訊號所需的共模偏壓準位。

接著輸入訊號經過取樣保持電路（Sample-and-Hold 或 Track-and-Hold）

後接到Averaging & Interpolating 網路中，同時分壓電阻梯也產生差動式的 參考電壓值去提供前置放大器（pre-amplifier）的第一級 Gilbert-Cell 與輸 入訊號做全差動式的比較。透過 Interpolating，輸入訊號所要接到的前置 放大器個數將被大幅縮減，因此進而能減少輸入端的寄生電容值；而使用 Averaging 技巧能降低電路中因製程 mismatch 所造成的 offset 影響。前置 放大器的功用是要將輸入訊號和參考電壓之間的差值放大，再由後級的 Latch 把這個類比差值訊號拉開成高低準位分明的數位訊號，如此即完成 整個比較器之動作。最後所產生出的溫度計碼再透過後面的邏輯電路及 Gray-code 編碼器、且再經過一次 Latch 做時序上的同步之後，便可得到 差動式的6-bit 數位訊號輸出。

另外，由於此資料轉換器的取樣速度很快，時脈的半週期時間僅100ps 很短，要使整個電路在半週期時間內就完整轉換出一組數位資料是很困難 的事情。每個子電路都會有 gate delay，而所有電路連接起來之後的主要 路徑（critical path）延遲時間將會超過半週期的時間。因此我們在 Clock 訊號線的傳輸路徑上加入intentional timing skew buffers 來延遲時脈訊號，

使得時脈時間和主要路徑的延遲時間平衡，以克服上述之問題。此技巧稱 之為wave-pipelining [13]。

接下來就對ADC 中的各個 Block 分別加以說明。

3.1 Resistor Ladder

Resistor Ladder 是指一連串串聯的電阻，主要是用來分壓產生出數個 等間距準位的參考電壓值。Figure 3.2 顯示一個輸入訊號 Vin 和參考電壓 都 是 單 端 輸 入 形 式 之 模 型 ， 假 設 比 較器 的 輸 入 級 是 組 簡 單 的 差 動 對

（differential pair, M1 & M2）。則從圖中可看出，雖然 Resistor Ladder 產生 出的參考電壓是DC 值，但輸入訊號 Vin卻會透過差動對M1 和 M2 的 CGS

去coupling 影響參考電壓的值，此現象稱之為是一種訊號的 feedthrough，

且對位於Resistor Ladder 中間的節點影響程度最大。假設 Resistor Ladder 的中間點電壓值為Vmid，則輸入訊號Vin對Vmid所造成的feedthrough 可以 的解析度位元數。通常會設φ =1 LSB，去求得 Resistor Ladder 所能使用的 最大電阻值。

Figure 3.2 Reference ladder feedthrough of the input signal via the series capacitive combination in the differential pairs of the input gain stages

不過在我們的設計當中，輸入訊號並不會直接接到比較器，而是會先 經過一個 Track-and-Hold 電路；所以對我們的設計而言，這裡的 Vin變成 是指 Track-and-Hold 的輸出訊號。加入了 Track-and-Hold 電路，使得 Vin

訊號會有保持在某穩定固定值的狀態，這將大幅的降低feedthrough，也讓 Rmax的要求比較寬鬆。

3.2 Track-and-Hold

Track-and-Hold（T/H）電路在 Giga 級以上的高速類比數位轉換器中是 非常重要的，它可以讓輸入訊號有半週期的時間穩定維持在某一個固定的 電壓準位上。尤其是在高速的flash ADC 中，輸入訊號到每個比較器路徑 所需的時間可能會有些微的差異，因為這個時序上的小小差異將使得整個 ADC 的效能大幅降低。而 T/H 電路正好可以減輕這個問題所帶來的影響，

在整個高速ADC 當中扮演著極為重要的角色。另外，使用 T/H 電路同時 也可降低後級比較器所需之頻寬要求，換句話說，對於相同頻寬的比較器 而言，前級具有T/H 電路之 ADC 會比未裝設 T/H 的設計更具有較大較廣

的輸入頻寬。一個高速的類比數位轉換器是否能擁有足夠大的輸入頻寬，

其T/H 電路的設計好壞將是個關鍵因素。

一個基本簡單的單端T/H 電路模型如圖 Figure 3.3 所示，是由一個開 關及一個電容CH所組成，其通常主要會遭遇到三個非理想性的問題[15]。

第一個是hold-mode feedthrough，如圖中 1 所標示，造成的原因是開關的 輸入和輸出端之間有寄生電容，使得在 hold-mode 時的輸入訊號會透過此 電容coupling 到輸出端，影響 T/H 所保持住的電壓值，此現象操作在高速 訊號運作時特別明顯嚴重。第二個是所謂的 charge injection，如圖中的 2 所標示，發生在track-mode 切換到 hold-mode 的時候，在這個瞬間原本儲 存在 MOS 開關上的電荷會往輸出入兩端流竄，因而有若干大小的電荷移 到保持電容 CH上，影響原本 T/H 電路所追隨保持到的輸出電壓值；同時 Clock 訊號也正在做快速轉態，所以此高頻訊號也會透過開關的寄生電容 去 coupling 改變影響輸出，這也被稱之為是種 clock feedthrough。第三個 問題是droop rate，如圖中 3 標示，hold-mode 時的保持電壓會隨著時間的 增加而線性下降，這是因為電容 CH 的漏電效應或可能下一級電路的輸入 電流不為零所造成，此等現象都可以等效成T/H 的輸出端具有一個到地的 定電流源。

Figure 3.3 Single-ended T/H artifacts

[15]－[19]用的是同一種常見的高速 T/H 電路架構，不過該等設計都是 使用SiGe 製程所提供之 bipolar 電晶體。此架構主要是用 emitter follower 做開關，且全部為 fully-differential 的形式，輸入及 Clock 訊號都是接到 differential pairs，也因此不需要 rail-to-rail 的 Clock 訊號即可做切換，這是 此電路架構的主要優點之一。然而，此種電路需要有足夠大的supply 電壓 才能去設計emitter follower 開關，這對於 1.2V 的 CMOS 製程而言，要實 現一個類似的source follower 是有其困難性的。再者，此種 T/H 電路的充

[15]－[19]用的是同一種常見的高速 T/H 電路架構，不過該等設計都是 使用SiGe 製程所提供之 bipolar 電晶體。此架構主要是用 emitter follower 做開關，且全部為 fully-differential 的形式，輸入及 Clock 訊號都是接到 differential pairs，也因此不需要 rail-to-rail 的 Clock 訊號即可做切換，這是 此電路架構的主要優點之一。然而，此種電路需要有足夠大的supply 電壓 才能去設計emitter follower 開關，這對於 1.2V 的 CMOS 製程而言，要實 現一個類似的source follower 是有其困難性的。再者，此種 T/H 電路的充