每秒五十億次取樣六位元類比數位與數位類比轉換器之設計

國立交通大學

電機與控制工程學系

碩士論文

每秒五十億次取樣六位元類比數位與

數位類比轉換器之設計

Design of 5GS/s 6-bit ADC and DAC

研 究 生：何振綱

指導教授：洪浩喬 教授

每秒五十億次取樣六位元類比數位與數位類比

轉換器之設計

Design of 5GS/s 6-bit ADC and DAC

研 究 生：何振綱 Student：Chen-Kang Ho 指導教授：洪浩喬 Advisor：Hao-Chiao Hong 國 立 交 通 大 學 電 機 與 控 制 工 程 學 系 碩 士 論 文 A Thesis

Submitted to Department of Electrical and Control Engineering College of Electrical and Computer Engineering

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master

in

Electrical and Control Engineering July 2007

Hsinchu, Taiwan, R.O.C

每秒五十億次取樣六位元類比數位與數位類比

轉換器之設計

Design of 5GS/s 6-bit ADC and DAC

Student：Chen-Kang Ho Advisor：Dr. Hao-Chiao Hong

Department of Electrical and Control Engineering National Chiao Tung University

ARSTRACT

This thesis presents a 5GS/s 6-bit flash analog-to-digital converter (ADC) and current-steering digital-to-analog converter (DAC) pair in TSMC 0.13μm CMOS Mixed-Signal RF technology for serial-link transceiver designs. Active- feedback technique makes the analog pre-amplifiers achieve higher bandwidths. Averaging and interpolating skills were applied to reduce the offsets and the number of the amplifiers. For digital circuitry, current mode logic (CML) gates were used to alleviate the severe power-ground bouncing. The CML gates operate at lower input/output swing resulting in lower power consumption and a higher speed. The measurement results show that the cascaded ADC and DAC pair achieves a 36.98 dB signal- to-noise ratio with the 0.5GHz, -1dBFS sinusoidal input at 5GS/s. Furthermore, this data converter pair presents a signal-to-noise ratio of 36.977 dB with the same stimulus but running at 6GS/s. The ADC and DAC dissipate 655mW and 115mW respectively from a 1.2V supply.

誌 謝

Table of Contents

中文摘要 ...i

Abstract ...ii

誌 謝 ...iii

Table of Contents ...iv

List of Figures ...vi

List of Tables ...x

Chapter 1 Introduction ...1

1.1 Background ...1

1.2 Motivation ...1

1.3 Thesis Organization ...4

Chapter 2 Fundamental of ADC and DAC ...5

2.1 Parameters of Data Converter ...5

2.1.1 Static Parameters ...5

2.1.2 Dynamic Parameters ...9

2.2 ADC Architecture Review ...13

2.3 DAC Architecture Review ...16

Chapter 3 Design of the 5GS/s 6-bit Analog-to-Digital Converter ...19

3.1 Resistor Ladder ...21

3.2 Track-and-Hold ...22

3.3 Averaging and Interpolating ...28

3.3.1 Averaging Edge Issue ...29

3.3.2 Determining the Number of Input Amplifiers ...32

3.3.3 Gilbert-Cell ...34

3.3.4 Pre-amplifier ...35

3.3.5 Specifying the Gain and Bandwidth ...38

3.4 Current Mode Logic...41

3.5 Bubble Errors ...44

3.6.1 Metastability Errors ...46

3.6.2 Gray-code Encoding ...47

3.7 Simulation Results of the ADC ...50

Chapter 4 Design of the 5GS/s 6-bit Digital-to-Analog Converter ...53

4.1 Hybrid Gray-to-Thermometer Decoder ...55

4.1.1 Direct Decoder ...55

4.1.2 Binary-based Decoder ...56

4.2 Switching Current Source ...58

4.3 Simulation Results of the DAC ...60

Chapter 5 Design-for-Testability and Layout ...64

5.1 Design-for-Testability Consideration ...64

5.2 Simulation Results in the Test Mode ...67

5.3 Zero-Order Hold Effect ...69

5.4 Measure Setup ...73

5.5 Chip Layout ...74

Chapter 6 Measurement Results ...77

6.1 Chip Micrograph and Probe on Wafer ...77

6.2 Static Test ...82

6.3 Dynamic Test ...83

6.4 Noise Measurement ...94

6.5 Power Dissipation ...96

6.6 Performance Summary ...96

6.7 Benchmark of the ADC ...97

Chapter 7 Conclusion and Future Works ...98

List of Figures

Figure 1.1 Block diagram of the on-chip serial-links transmission system ...2

Figure 2.1 (a) Illustrating offset error (b) Illustrating gain error ...7

Figure 2.2 An example of differential nonlinearity error ...8

Figure 2.3 An example of integral nonlinearity error ...9

Figure 2.4 Illustrating spurious-free dynamic range ...12

Figure 2.5 Different architectures vs. speed and resolution ...14

Figure 2.6 A basic flash analog-to-digital converter ...14

Figure 2.7 A thermometer-code current-steering digital-to-analog converter ...18

Figure 3.1 Block diagram of the ADC ...19

Figure 3.2 Reference ladder feedthrough of the input signal via the series capacitive combination in the differential pairs of the input gain stages ...22

Figure 3.3 Single-ended T/H artifacts ...23

Figure 3.4 Track-and-Hold circuit ...25

Figure 3.5 Simulated differential output waveform of the T/H with 0.503GHz sinusoidal stimulus and 5GS/s sinusoidal clock signal ...26

Figure 3.6 Simulated output spectrum of the T/H with 0.503GHz sinusoidal stimulus and 5GS/s sinusoidal clock signal ...27

Figure 3.7 Interpolating structure and transfer response for the interpolated signal ...28

Figure 3.8 Effect of averaging ...29

Figure 3.9 Subcircuit model in (a) an infinite averaging array (b) a finite averaging array …...30

Figure 3.10 Zero crossings shift at averaging edge ...30

Figure 3.11 Averaging termination method [25] ...31

Figure 3.12 Averaging & interpolating architecture ...33

Figure 3.13 Gilbert-Cell ...34

Figure 3.14 Pre-amplifier using active-feedback configuration ...35

Figure 3.15 Active-feedback architecture ...36

Figure 3.17 Frequency response of the ADC’s averaging & interpolating

section by ac analysis ...40

Figure 3.18 Output waveforms of the ADC’s averaging & interpolating section with a full-scale 50V/μs ramp input ...40

Figure 3.19 The corresponding output waveform of the ADC’s averaging & interpolating section with a step input ...40

Figure 3.20 Basic structure of the current mode logic ...41

Figure 3.21 Current mode logic gates ...42

Figure 3.22 Bonding wires on power supply ...42

Figure 3.23 Using 3-input AND gates to cancel bubble errors ...44

Figure 3.24 Using 2-input OR gates to cancel bubble errors ...45

Figure 3.25 Metastability errors in the binary encoder ...46

Figure 3.26 Metastability errors in the Gray encoder ...48

Figure 3.27 4-bit thermometer-to-Gray encoder ...49

Figure 3.28 Simulated 6-bit digital output Gray-code with a full-scale 40V/μs ramp input ...51

Figure 3.29 Simulated DNL and INL of the ADC ...51

Figure 3.30 Simulated digital output spectrum of the ADC with 0.503GHz sinusoidal stimulus and 5GS/s sinusoidal clock signal ...52

Figure 3.31 SNR, SNDR, and SFDR vs. input frequency of the ADC at 5GS/s ...52

Figure 4.1 Block diagram of the DAC ...53

Figure 4.2 4-bit Gray to 3-bit LSB thermometer decoder ...56

Figure 4.3 Conventional 6-bit Gray-to-binary decoder ...57

Figure 4.4 Hierarchical design of 6-bit Gray-to-binary decoder ...57

Figure 4.5 LSB part of the hybrid Gray-to-thermometer decoder ...58

Figure 4.6 Switching current sources ...59

Figure 4.7 Simulated output waveform of the DAC with a digital ramp input ...61

Figure 4.8 Simulated DNL and INL of the DAC ...61

Figure 4.9 Simulated output spectrum of the DAC with 0.503GHz digital sinusoidal stimulus and 5GS/s sinusoidal clock signal ...62

Figure 4.10 SNR, SNDR, and SFDR vs. input frequency of the DAC at 5GS/s ...62

Figure 4.11 Signal-tone power in dBFS vs. input frequency of the DAC ...63

Figure 5.1 Design-for-testability circuitry ...65

Figure 5.3 Test mode 2 ...66

Figure 5.4 Test mode 3 ...66

Figure 5.5 Simulated output waveform in the test mode 3 with 0.503GHz sinusoidal stimulus and 5GS/s sinusoidal clock signal ...67

Figure 5.6 Simulated output spectrum in the test mode 3 with 0.503GHz sinusoidal stimulus and 5GS/s sinusoidal clock signal ...68

Figure 5.7 SNR, SNDR, and SFDR vs. input frequency at 5GS/s in the test mode 3 ...68

Figure 5.8 Zero-order hold signal waveform ...69

Figure 5.9 ZOH frequency response at 5GS/s ...70

Figure 5.10 ZOH frequency response zoomed in 5GHz ...70

Figure 5.11 ZOH compensation (a) in magnitude (b) in dB ...71

Figure 5.12 SNR vs. input frequency of the ADC, DAC, and in the test mode 3 ...72

Figure 5.13 Measurement environment ...73

Figure 5.14 Measurement setup ...74

Figure 5.15 Layout of the full test chip ...75

Figure 5.16 Layout of the core ADC and DAC ...76

Figure 5.17 DC bias and signal setup ...76

Figure 6.1 Chip micrograph (test on board) ...77

Figure 6.2 S11 parameter and Smith chart of the input port of the COB test ...78

Figure 6.3 S22 parameter and Smith chart of the output port of the COB test ...78

Figure 6.4 S11 parameter and Smith chart of the clock port of the COB test ...79

Figure 6.5 Chip micrograph (probe on wafer) ...79

Figure 6.6 S11 parameter and Smith chart of the input port on wafer ...80

Figure 6.7 S22 parameter and Smith chart of the output port on wafer ...81

Figure 6.8 S11 parameter and Smith chart of the clock port on wafer ...81

Figure 6.9 Measured input-output transfer curve in the test mode 3 ...82

Figure 6.10 Measured DNL and INL of the ADC and DAC ...83

Figure 6.11 SNR vs. input amplitude with the 0.5GHz sinusoidal stimulus at 5GS/s in the test mode 3 ...84

Figure 6.12 Measured output spectrum with the 0.5GHz, -1dBFS sinusoidal stimulus at 5GS/s in the test mode 3 ...84

Figure 6.13 SNR, SNDR and SFDR vs. clock frequency with the 0.5GHz sinusoidal input in the test mode 3 ...86

Figure 6.14 Harmonic distortion vs. clock frequency with the 0.5GHz

sinusoidal input in the test mode 3 ...86 Figure 6.15 Measured output spectrum with the 213.3MHz sinusoidal

stimulus at 1GS/s in the test mode 3 ...87 Figure 6.16 Measured SNR, SNDR, and SFDR vs. input frequency at 5GS/s

in the test mode 3 ...88 Figure 6.17 Signal-tone power and SNR vs. input frequency at 5GS/s in the

test mode 3 ...89 Figure 6.18 Compensated output spectrum with the 0.5GHz, -1dBFS

sinusoidal stimulus at 5GS/s in the test mode 3 ...89 Figure 6.19 Compensated SNR vs. input frequency at 5GS/s in the test mode

3 ...90 Figure 6.20 Measured output spectrum with the 0.5GHz, -1dBFS sinusoidal

stimulus at 6GS/s in the test mode 3 ...91 Figure 6.21 Measured SNR, SNDR, and SFDR vs. input frequency at 6GS/s

in the test mode 3 ...92 Figure 6.22 Signal-tone power and SNR vs. input frequency at 6GS/s in the

test mode 3 ...92 Figure 6.23 Compensated SNR vs. input frequency at 6GS/s in the test mode

3 ...93 Figure 6.24 Measured output spectrum when input OFF and clock OFF ...94 Figure 6.25 Measured output spectrum when input OFF at 5GS/s ...95 Figure 6.26 Measured output spectrum with the 0.5GHz sinusoidal stimulus

but clock OFF ...95 Figure 6.27 Measured output spectrum with the 2.5GHz sinusoidal stimulus

List of Tables

Table 1.1 ADC specification ...3

Table 1.2 DAC specification ...3

Table 2.1 Different ADC architectures ...13

Table 2.2 Thermometer-code representations for 3-bit binary values ...17

Table 3.1 3-bit Gray-code example ...47

Table 4.1 Hybrid thermometer-code representations ...54

Table 4.2 The truth-table of 4-bit Gray to 3-bit LSB thermometer decoding 55 Table 5.1 Relationship between control signals and DfT test modes ...65

Table 6.1 Power consumption of the full test chip ...96

Table 6.2 Performance summary ...96

Chapter 1

Introduction

1.1 Background

低壓差動介面（Low Voltage Differential Swing, LVDS）所取代，自 2004 的下半年開始，PCI-Express 與 Serial ATA 這類序列傳輸的方式逐漸取代了 原有的平行匯流排架構，成為主機板匯流排的主要標準。因此SoC（System on Chip）內的連線架構系統與電路設計方法都需要有更前瞻的設計技術， 其中高速I/O 單元也就成為關鍵。

1.2 Motivation

Modulation（PAM）或 Quadrature Amplitude Modulation（QAM）等便成為 提升資料傳輸速率的另一種吸引人的技術。

PAM 的方式是要先把數個平行並列的 bit stream 數位訊號資料轉換成 一個類比式的訊號後再做傳送，由於類比訊號可表示的電壓準位要比數位

訊號的兩個準位來得多，因此在相同的傳輸時間下，一條 PAM 傳輸線上

所傳輸的資料量相當於是數條 bit stream 的平行傳輸結果，所以可加倍的 提升資料傳輸率（Data Rate）。而要實現此種 PAM 的資料傳輸方式，必須 要在發送端使用一個數位類比轉換器（Digital-to-Analog Converter, DAC） 來將數個平行並列的數位訊號轉成一個類比訊號做串列傳輸，然後再從接 收端利用一個類比數位轉換器（Analog-to-Digital Converter, ADC）將接收 到的類比訊號轉換回數位資料，如下圖Figure 1.1 所示。

Figure 1.1 Block diagram of the on-chip serial-links transmission system

而且根據Hartley-Shannon Law 可知，藉由錯誤修正之編碼技巧（error- correction coding scheme）可使得一個通訊介面通道的傳輸能力 C（channel capacity）表示為： ) 1 ( log₂ SNR BW C= + (1.1) 其中BW 是此通道之頻寬，SNR 是訊號對頻寬內之雜訊的比。所以透過此 組ADC 與 DAC 後即可在有限的頻寬內增加其 SNR 值，整個通道的傳輸 能力也因此隨之提升。

本論文為經濟部學界科專計畫—「晶片系統傳輸鏈之電路系統設計與 驗證平台開發計畫」的執行成果之一。此計畫目標即是要在晶片中實現出 一個PAM 形式的晶片內網路（Network on Chip, NoC）傳輸系統，而我們

所負責的子分項計畫部分就是要製作出此傳輸系統所需之超高速 ADC 與

DAC。這組 ADC 與 DAC 對於整個總計畫而言是最為關鍵的電路，因為此 種傳輸系統的資料傳送速率主要就是由該對資料轉換器電路所決定，所以

雖然這種應用的ADC 與 DAC 所需要的解析度不用太高，但是取樣頻率卻

要非常的快速。因此依照總計畫整個傳輸鏈系統的需求，訂定出 ADC 與

DAC 之規格分別如下表 Table 1.1 和 1.2 所示。

Table 1.1 ADC specification

Process TSMC 0.13μm CMOS Mixed-Signal RF

Supply voltage 1.2 V

Resolution 6 bits

Sampling rate 5 GS/s

Differential input swing ±400 mV

Input termination 50 Ω

Table 1.2 DAC specification

Process TSMC 0.13μm CMOS Mixed-Signal RF

Supply voltage 1.2 V

Resolution 6 bits

Sampling rate 5 GS/s

Differential output swing ±400 mV

Output termination 50 Ω (double termination)

然而，在已知文獻中，達成數Giga 級以上如此高速的 ADC 或 DAC， 大多是使用 SiGe 這種特殊的製程來實現[2]－[6]，但是因應高度整合晶片

製程則會限制住整個 SoC 的整合性，而且使用 SiGe 製程通常會消耗較大 的功率。而如果要採用 CMOS 製程來設計這種高速 ADC 與 DAC 的話， 目前所見多數使用 time-interleaved 的架構[7]－[10]來增加等效輸出速率， 可是time-interleaved 架構由於它硬體電路非常龐大，同樣也會有功率消耗 過多的問題。因此，本論文的主旨即在研究分析在不使用 time-interleaved 架構下，利用台積電（TSMC）所提供之 0.13μm CMOS Mixed-Signal RF 製程來設計實現出此規格之A/D、D/A 資料轉換器對（Data Converter pair）。

1.3 Thesis

Organization

Chapter 2

Fundamental of ADC and DAC

本章節將介紹一些用來評估ADC 和 DAC 效能好壞的參數，由於這些

參數在後面的論文內容中都會一直不斷被提及，所以首先要對這些常見的

參數有所了解。接著分別對ADC 和 DAC 的各種架構做簡單說明和比較，

並提出我們此設計所採用之基本架構。

2.1 Parameters

of

Data

Converter

一般用來描述 ADC 和 DAC 的特性參數分為兩種，一種是靜態參數

（Static Parameters），另一種則是動態參數（Dynamic Parameters）。常見的 靜態參數有偏移誤差（Offset Error）、增益誤差（Gain Error）、差異非線性 （Differential Nonlinearity, DNL），以及整體非線性（Integral Nonlinearity, INL）等。而常見的動態參數包括訊號對雜訊比（Signal-to-Noise Ratio, SNR）、訊號對雜訊失真比（Signal-to-Noise and Distortion Ratio, SNDR）、 有效位元數（Effective Number of Bits, ENOB）、總諧波失真（Total Harmonic Distortion, THD），以及無假訊號動態範圍（Spurious-Free Dynamic Range, SFDR）等。

2.1.1 Static Parameters

當我們對一個 ADC 或 DAC 輸入非常低速的 ramp 訊號時，可描繪出 此資料轉換器的輸入輸出關係特性曲線圖。在下頁圖Figure 2.1 中可看到

線。不過實際上所得到的特性曲線圖並不會這麼理想，因此便有了 Offset Error、Gain Error、DNL、INL 這四個參數來描述實際上的特性曲線和理想 特性曲線之間的誤差。 在說明這四個靜態參數之前，先介紹兩個會用到的名詞：VLSB和LSB。 對一個解析度為 N-bit 的理想資料轉換器而言，其可將處理範圍內的類比 訊號區分為2N個準位，因此定義每個準位之間的電壓差值為一個VLSB： N scale full LSB V V 2 − ≡ (2.1) 其中 Vfull-scale 為此資料轉換器可處理之最大類比電壓訊號範圍。而進一步 定義把一個 VLSB的電壓值稱之為一個LSB，這是一個無單位（unit-less） 名詞，也可說是電壓值做normalization 後的一個比值結果。舉例來說，當 我們提到1.2 LSB 時亦即表示此電壓值為 1.2 倍的 VLSB。

(1) Offset Error

Offset Error, Eoffset，是指實際特性曲線和理想特性曲線之間存在的一個

固定平移差異，如圖 Figure 2.1(a)所示。其定義為實際特性曲線之第一個 最低轉態點和理想特性曲線的第一個最低轉態點之間的誤差值，以數學式 表示如下： LSB ideal actual offset V V V E = min, − min, (LSB) (2.2) 其中 Vmin,actual和 Vmin,ideal即分別為實際特性曲線和理想特性曲線的第一個 最低轉態電壓值。

(2) Gain Error

Gain Error, Egain，是指在沒有Offset Error 的情況下，實際特性曲線和

誤差量。其定義為實際特性曲線之最後一個最高轉態點和理想特性曲線的 最後一個最高轉態點之間的差值，如圖 Figure 2.1(b)所示，以數學式表示 如下： 1 max, max, max, max, max, − _{= −} = ideal actual ideal ideal actual gain V V V V V E (LSB) (2.3) 其中 Vmax,actual和 Vmax,ideal分別為實際特性曲線和理想特性曲線的最後一個 最大轉態電壓值。 (a) (b)

Figure 2.1 (a) Illustrating offset error (b) Illustrating gain error

(3) Differential Nonlinearity (DNL)

當實際特性曲線去除掉Offset Error 和 Gain Error 之後，其每兩個鄰近

類比準位間的電壓差值和理想的電壓差值（即 VLSB）之間的誤差量稱為 DNL。換句話說，理想上的資料轉換器每個 step 寬度都是 1 LSB，而實際 上一個碼得到的step 寬度並不會剛好是 1 LSB，所以其和 1 LSB 的偏移量 就是這個碼的DNL 值。若用數學式表示則可寫成： 1 ) ( ₌ +1− ₋ LSB n n V V V n DNL (LSB) (2.4) 其中Vn為第n 個碼對應到的類比準位電壓值。

因此，愈理想的資料轉換器其每個step 寬度就愈接近 1 LSB，而 DNL 就愈趨近於0 LSB。下圖 Figure 2.2 舉例說明 DNL 的誤差值。

Figure 2.2 An example of differential nonlinearity error

(4) Integral Nonlinearity (INL)

同樣在去除掉Offset Error 和 Gain Error 的情況下，對於同一個數位碼 實際特性曲線所對應到的類比電壓值和理想上的電壓值之間的誤差就稱 之為這個碼的INL 值。簡而言之，INL 即是表示實際特性曲線和理想特性 曲線之間的差異。如果把之前每個碼的 DNL 值累加起來同樣也可以得到 這個碼的INL 結果。其數學式可寫成： n V V V n INL LSB n− − = min ) ( (LSB) (2.5) 其中Vmin為這個資料轉換器的第一個最低轉態電壓值。 下圖Figure 2.3 顯示一個 INL 誤差的例子。

Figure 2.3 An example of integral nonlinearity error 另外有一點要注意的是，雖然每個碼都有其相對應的DNL 和 INL 值， 不過一般而言，當我們提到一個資料轉換器的 DNL 或 INL 時，通常都是 指它的最大或最小值。

2.1.2 Dynamic Parameters

(1) Signal-to-Noise Ratio (SNR)

Psignal與Pnoise分別代表訊號與雜訊的功率，其中雜訊是指Nyquist 頻寬以內

的量化雜訊，以及電路本身或儀器環境所造成的全部雜訊，但不包含諧波 雜訊的功率。

(2) Signal-to-Noise and Distortion Ratio (SNDR)

SNDR 是訊號對雜訊及失真的比值，同樣是以 dB 為單位。一般是輸入 一弦波訊號給資料轉換器後，計算輸出訊號的訊號功率對雜訊加諧波功率 之比值。以數學式表示為： ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ + ⋅ = harmonics noise signal P P P SNDR 10 log₁₀ (dB) (2.7) 其中Pharmonics是Nyquist 頻寬以內所有諧波訊號功率的總合。 由於 SNDR 比 SNR 多計算了諧波的功率，因此 SNDR 參數除了可以 看到雜訊的影響外，還可看到非線性造成的諧波失真影響。它是資料轉換 器電路中相當常見的參數，也是最為嚴苛、最為重要的指標參數之一。

(3) Effective Number of Bits (ENOB)

對一個理想的、只考慮量化雜訊的 N-bit 資料轉換器而言，當輸入為

76 . 1 02 . 6 max = N+ SNR (dB) (2.8) 若將一個資料轉換器輸入弦波訊號後量得的 SNDR 值代入上式(2.8)中的 SNRmax，再反推其所代表的位元數即是所謂的有效位元數ENOB。因此可 定義一個資料轉換器的ENOB 為： 02 . 6 76 . 1 − = SNDR ENOB (bits) (2.9)

SNDR 和 ENOB 是最直接表示 ADC 與 DAC 實際效能的參數，其不僅 代表著這個資料轉換器是否能達到解析度之規格，同時也顯示此轉換器電 路的線性度設計好壞。另外，透過這兩個參數也能觀察到整體電路的頻寬 表現，通常當輸入訊號頻率或時脈取樣頻率增加時，SNDR 和 ENOB 值會

隨之下降，這是因為當頻率愈高時，訊號主tone 的功率和線性度有可能會

下降、而雜訊和諧波功率會上升所致。

(4) Total Harmonic Distortion (THD)

總諧波失真 THD 是指頻寬內所有諧波訊號的功率總合對主訊號功率 之比值，單位同樣是dB。其數學式為： ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ⋅ = signal harmonics P P THD 10 log₁₀ (dB) (2.10) 諧波訊號的產生是因為電路的線性度不夠理想所造成的失真，所以透過 THD 參數，我們可了解一個電路的非線性影響有多嚴重。

(5) Spurious-Free Dynamic Range (SFDR)

在頻譜上除了基頻主tone 訊號以外的所有突刺訊號都可稱之為 Spur， Spur 可以是諧波訊號、也可能是 clock feedthrough 造成的訊號、又或者是

其他訊號間intermodulation 所產生之訊號。而 SFDR 就是指訊號主 tone 的 功率對最大 Spur 功率的比值，亦即訊號的功率 dB 值和最大 Spur 的功率 dB 值之間的差異，單位是 dBc。以數學式表示如下： ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ⋅ = spur signal P P SFDR max, 10 log 10 (dBc) (2.11) 其中Pmax,spur即為最大的Spur 功率值。 下圖Figure 2.4 為一頻譜圖，說明 SFDR 之定義。

Figure 2.4 Illustrating spurious-free dynamic range

2.2 ADC

Architecture

Review

Table 2.1 Different ADC architectures

Low Speed, High Accuracy Medium Speed, Medium Accuracy High Speed, Low Accuracy

Integrating Successive approximation Flash Oversampling (Σ-Δ) Algorithmic (Cyclic) Interpolating

Folding

Two-step (Subranging)

Pipelined

Time-interleaved

不過類比數位轉換器的架構雖然有這十種，但較為常見的還是只有 Σ-Δ ADC、successive approximation ADC、pipelined ADC 以及 flash ADC 這四種。Σ-Δ ADC 大多是用於像音訊處理這種較低速的應用，其解析度可 做得非常高；而successive approximation ADC 的速度比較快一些，屬於中 低速度，但相對的解析度便沒有那麼高，只能提供中高等的位元數，另外 successive approximation ADC 也常被使用於低功率低耗能之應用；至於 pipelined ADC 的操作速度又可以更快，可做到中高速的等級，但其可達到

之解析度就又比較低。最後即是 flash ADC，它是目前速度最快的架構，

所以解析度當然也是最低的。這四種架構的速度與解析度之關係圖示於下 頁Figure 2.5。

Figure 2.5 Different architectures vs. speed and resolution

而誠如前一章所述，在我們整個總計畫的傳輸鏈系統中，我們要設計

之ADC 的解析度不高，但取樣頻率卻要非常快速。因此在這樣的條件下，

能達到最高速的flash 架構便是此種應用之首選。

一個最基本的flash ADC 架構如圖 Figure 2.6 所示，輸入的類比訊號會 同時接到一整排並列的比較器上，對於N-bit 的 flash ADC 而言，至少需要 2N-1 個比較器；同時一參考電壓（reference voltage, Vref）經由一電阻梯 （resistor ladder）分壓產生 2N-1 個參考準位後分別接到該等比較器的另一 輸入端。當輸入訊號大於參考電壓時，比較器輸出為 1，如果輸入訊號比 參考電壓小時則比較器輸出 0。因此對於一個輸入訊號的電壓值，這一排 2N-1 個並列的比較器將輸出一組相對應的溫度計碼（thermometer code）， 而此溫度計碼再透過後續的編碼器編碼就可得到N-bit 的數位輸出。 由於flash ADC 是用並列式的比較來將類比訊號劃分成 2N個區塊，每 次只要一個clock cycle 即可產出一組數位碼，速度非常的快，所以我們的 ADC 便採用 flash 架構。不過 6-bit 的 flash ADC 至少需要有 63 個比較器，

輸入端同時直接接到 63 個比較器其寄生電容會很大，因此為了降低輸入

端看到的寄生電容，我們的 flash ADC 又再加上了 interpolating 的技巧。 interpolating ADC 可說是 flash ADC 的變形，基本原理還是相同的，它除了

可減少輸入端的寄生電容以外，同時也可降低比較器本身的 offset 影響，

2.3 DAC

Architecture

Review

現今的 DAC 架構大致上可分為三類，分別是電壓調變、電荷調變、

以及電流調變的方式[12]。所謂電壓調變式 DAC 即是將參考電壓 Vref 經 由一串電阻分壓成數個類比電壓準位後，再用數位訊號去控制開關來決定 要把哪個電壓準位值傳送到輸出端；這是最簡單也是最直接的數位類比轉 換器電路。不過這種DAC 的準確性便完全取決於這一串 resistor ladder 中 電阻和電阻之間阻值的差異，畢竟在晶片製作過程中電阻值會有所誤差， 實際上製造出來的每個電阻值一定都不相同，不可能讓所有電阻都一樣， 因此這種電壓調變式的DAC 其精準度會比較低。 而電荷調變式 DAC 就是用數位訊號去控制開關來將所有的電荷重新 分布到電容陣列中，由於數位訊號所控制的開關可決定電容陣列中的每個 電容是否會分布到電荷，因此也就能產生出不同的類比輸出電壓值。電荷 調變式 DAC 的好處是它的被動元件是使用電容，而電容在現今製程中是 可以做得比較準確的，所以這種數位類比轉換器的精準度較高。不過也因 為是使用了電容，其操作速度相對的會比較慢。 至於電流調變式 DAC 則是用數位訊號控制的開關來決定有多少電流 量會流至輸出阻抗，也就能決定輸出端的電壓值。產生電流的方式可分為 兩種，一是用被動式的電阻跨壓來產生，另一種是直接用主動式的電流源 產生。而使用被動式電阻產生電流的方式，如同上述，受限於電阻在製程 中的誤差較大、匹配及準確性都較差，所以後來又發展出一種 R-2R 階梯 式電流調變 DAC 設計可以略為提升其精準度。不過使用主動式電流源的 方式還是比較好的選擇，因為主動元件的精準度高，且電流的切換速度又 可以很快。在所有的數位類比轉換器架構當中，電流調變方式是操作速度 能達到最快的一種，因此我們所要設計的 DAC 便採用這種主動式電流源

電流調變架構，一般稱之為current-steering DAC。

另外，依照數位編碼的方式，電荷調變和電流調變式的 DAC 又都可

再分為二進位權重式（Binary-weighted）或溫度計碼式（Thermometer-code） 兩種。下表Table 2.2 舉一個 3-bit binary-code 和 thermometer-code 關係的 例子。由表中可看出，溫度計碼和二進位碼最大的不同點在於，對同一個 數值而言溫度計碼需要 2N-1 個數位輸入來表示，也就需要 2N-1 個開關， 而二進位碼卻只需要 N 個開關和數位輸入即可表示，這對於高解析度的 轉換器來說是可以節省很多面積和寄生電容的。不過使用溫度計碼也是有 其好處的，因為使用溫度計碼的編碼方式，每個元件的大小就要都設計成 一樣，所以匹配度會較好、元件與元件之間的差異量較低，這將使得整個 轉換器的 DNL 和 INL 相對會比較小。而且使用溫度計碼制可以確保一個 DAC 的單調性（Monotonicity），所謂單調性是指當數位類比轉換器的數位 輸入碼增加時，它的類比輸出電壓值都不會有減少的現象發生，也就是說 其轉換特性曲線的斜率永遠不為負值。很明顯的，一個非單調性的 DAC 將會有非常差的DNL 表現；當一個數位類比轉換器的 DNL 大於 1 或小於 -1 LSB 的時候，其必定是呈現非單調性的。而溫度計碼制的 DAC 可保證

Table 2.2 Thermometer-code representations for 3-bit binary values

Binary Thermometer-code Decimal B2 B1 B0 T7 T6 T5 T4 T3 T2 T1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 2 0 1 0 0 0 0 0 0 1 1 3 0 1 1 0 0 0 0 1 1 1 4 1 0 0 0 0 0 1 1 1 1 5 1 0 1 0 0 1 1 1 1 1 6 1 1 0 0 1 1 1 1 1 1 7 1 1 1 1 1 1 1 1 1 1

其必為單調性，所以對一個解析度不高的數位類比轉換器而言，溫度計碼 編碼方式是個不錯的選擇。下圖 Figure 2.7 顯示一個溫度計碼制的電流源 調變式數位類比轉換器。

Figure 2.7 A thermometer-code current-steering digital-to-analog converter

由於我們所要設計之 DAC 取樣速度很快、但解析度不高，因此便是

選用這種溫度計碼制電流源調變式的架構。不過同時我們也考慮到 6-bit

DAC 需要 264-1=63 組開關和電流源，所佔的面積及寄生電容比較大，所以 更進一步改採混合式的溫度計碼制電流源調變數位類比轉換器（Hybrid thermometer-code current-steering DAC），把 6-bit 的編碼器拆成 4-bit 和 2-bit 兩個部分，如此一來所需的開關和電流源就減少成只有 15+3=18 組。 雖然這樣因製程的誤差偏移量可能會稍微較大一些，但是卻大大的縮減了 面積及寄生電容。其詳細設計將在第四章加以說明。

Chapter 3

Design of the 5GS/s 6-bit

Analog-to-Digital Converter

差動式的 Input 訊號（IN+,IN-）和 Clock 訊號（CLK+,CLK-）輸入後

首先接至一對分壓電阻，此兩電阻並聯後可得50Ω 的匹配阻抗值，如此才

會讓高頻訊號能順利輸入晶片內而不被反射，且這兩個電阻同時也提供了 輸入訊號所需的共模偏壓準位。

接著輸入訊號經過取樣保持電路（Sample-and-Hold 或 Track-and-Hold） 後接到Averaging & Interpolating 網路中，同時分壓電阻梯也產生差動式的 參考電壓值去提供前置放大器（pre-amplifier）的第一級 Gilbert-Cell 與輸 入訊號做全差動式的比較。透過 Interpolating，輸入訊號所要接到的前置 放大器個數將被大幅縮減，因此進而能減少輸入端的寄生電容值；而使用 Averaging 技巧能降低電路中因製程 mismatch 所造成的 offset 影響。前置 放大器的功用是要將輸入訊號和參考電壓之間的差值放大，再由後級的 Latch 把這個類比差值訊號拉開成高低準位分明的數位訊號，如此即完成 整個比較器之動作。最後所產生出的溫度計碼再透過後面的邏輯電路及 Gray-code 編碼器、且再經過一次 Latch 做時序上的同步之後，便可得到 差動式的6-bit 數位訊號輸出。 另外，由於此資料轉換器的取樣速度很快，時脈的半週期時間僅100ps 很短，要使整個電路在半週期時間內就完整轉換出一組數位資料是很困難 的事情。每個子電路都會有 gate delay，而所有電路連接起來之後的主要 路徑（critical path）延遲時間將會超過半週期的時間。因此我們在 Clock 訊號線的傳輸路徑上加入intentional timing skew buffers 來延遲時脈訊號， 使得時脈時間和主要路徑的延遲時間平衡，以克服上述之問題。此技巧稱 之為wave-pipelining [13]。

3.1 Resistor

Ladder

Resistor Ladder 是指一連串串聯的電阻，主要是用來分壓產生出數個 等間距準位的參考電壓值。Figure 3.2 顯示一個輸入訊號 Vin 和參考電壓

都 是 單 端 輸 入 形 式 之 模 型 ， 假 設 比 較器 的 輸 入 級 是 組 簡 單 的 差 動 對 （differential pair, M1 & M2）。則從圖中可看出，雖然 Resistor Ladder 產生 出的參考電壓是DC 值，但輸入訊號 Vin卻會透過差動對M1 和 M2 的 CGS

去coupling 影響參考電壓的值，此現象稱之為是一種訊號的 feedthrough， 且對位於Resistor Ladder 中間的節點影響程度最大。假設 Resistor Ladder 的中間點電壓值為Vmid，則輸入訊號Vin對Vmid所造成的feedthrough 可以

推導得[14]： RC f V V in in mid 4 π = (3.1) 其中 fin為輸入訊號之頻率、R 為 Resistor Ladder 的總電阻值、C 為輸入端 看到的總coupling 電容值，亦即 C=nCGS/2，n 為輸入端進去看到的差動對 個數，以我們的設計為例即n=11。 從上式可看出 R 值愈小，訊號 feedthrough 的影響愈小；但 Resistor Ladder 的電阻值愈小，其所消耗的靜態功率相對的比較大。因此由(3.1)式 可推得在有限的feedthrough 影響下所能容許的最大電阻值為： C f C f V V R in N in in mid 2 4 4 max _π φ π = = (3.2) 其中φ 為所能容許限制的 feedthrough 影響量，單位是 LSB；N 是此 ADC 的解析度位元數。通常會設φ =1 LSB，去求得 Resistor Ladder 所能使用的 最大電阻值。

Figure 3.2 Reference ladder feedthrough of the input signal via the series capacitive combination in the differential pairs of the input gain stages

不過在我們的設計當中，輸入訊號並不會直接接到比較器，而是會先 經過一個 Track-and-Hold 電路；所以對我們的設計而言，這裡的 Vin變成 是指 Track-and-Hold 的輸出訊號。加入了 Track-and-Hold 電路，使得 Vin 訊號會有保持在某穩定固定值的狀態，這將大幅的降低feedthrough，也讓 Rmax的要求比較寬鬆。

3.2 Track-and-Hold

的輸入頻寬。一個高速的類比數位轉換器是否能擁有足夠大的輸入頻寬， 其T/H 電路的設計好壞將是個關鍵因素。 一個基本簡單的單端T/H 電路模型如圖 Figure 3.3 所示，是由一個開 關及一個電容CH所組成，其通常主要會遭遇到三個非理想性的問題[15]。 第一個是hold-mode feedthrough，如圖中 1 所標示，造成的原因是開關的 輸入和輸出端之間有寄生電容，使得在 hold-mode 時的輸入訊號會透過此 電容coupling 到輸出端，影響 T/H 所保持住的電壓值，此現象操作在高速 訊號運作時特別明顯嚴重。第二個是所謂的 charge injection，如圖中的 2 所標示，發生在track-mode 切換到 hold-mode 的時候，在這個瞬間原本儲 存在 MOS 開關上的電荷會往輸出入兩端流竄，因而有若干大小的電荷移 到保持電容 CH上，影響原本 T/H 電路所追隨保持到的輸出電壓值；同時 Clock 訊號也正在做快速轉態，所以此高頻訊號也會透過開關的寄生電容 去 coupling 改變影響輸出，這也被稱之為是種 clock feedthrough。第三個 問題是droop rate，如圖中 3 標示，hold-mode 時的保持電壓會隨著時間的

增加而線性下降，這是因為電容 CH 的漏電效應或可能下一級電路的輸入

電流不為零所造成，此等現象都可以等效成T/H 的輸出端具有一個到地的

定電流源。

[15]－[19]用的是同一種常見的高速 T/H 電路架構，不過該等設計都是 使用SiGe 製程所提供之 bipolar 電晶體。此架構主要是用 emitter follower 做開關，且全部為 fully-differential 的形式，輸入及 Clock 訊號都是接到 differential pairs，也因此不需要 rail-to-rail 的 Clock 訊號即可做切換，這是

此電路架構的主要優點之一。然而，此種電路需要有足夠大的supply 電壓

才能去設計emitter follower 開關，這對於 1.2V 的 CMOS 製程而言，要實 現一個類似的source follower 是有其困難性的。再者，此種 T/H 電路的充 放電速度完全取決於偏壓emitter follower 的電流源大小，若要達到夠大的 輸入訊號頻寬，則通常需要消耗非常驚人的功率。

[20]和[21]也是另外一種常見的 T/H 電路，其主要是利用一個 source follower 的 VGS來讓MOS 開關具有 constant VGS的特性，若 MOS 開關的

VGS為constant，則 charge injection 的效應理論上將與輸入訊號無關，同樣

也變成是 constant 的，其影響相當於只是一個 offset 的偏移量，如此即可 提升T/H 的線性度及其有效位元數。對於此種架構的 T/H 電路，我們也曾 嘗試將Clock 訊號改成 fully-differential 的形式操作，但由於 MOS 電晶體 個數太多、寄生電容太大，此種電路架構所能達到的取樣頻率不能太高， 無法符合此應用之規格要求。

我們最後採用一個簡單的 MOS 開關電路來做 T/H；因為最簡單的

MOS 開關其寄生電容較少，對於高速低解析度的類比數位轉換器而言其 實反而是較為合適的選擇。Figure 3.4 顯示我們所設計之 T/H 電路，Ms1 和Ms2 是 MOS 開關。Md1～Md4 是 dummy 開關，其 drain 端和 source 端 相接，且該等MOS 的 size 是 Ms1 和 Ms2 的一半，各 gate 端的 Clock 訊號 也和Ms1、Ms2 的反向，用來降低輸入和輸出端的 charge injection 影響。 而Mc1 和 Mc2 的 gate 端接到 Vdd，是 turn-off 開關，其 size 和 Ms1、Ms2 的相同，用來等效turn-off 時 drain 端到 source 端的寄生電容，讓輸入訊號

Figure 3.4 Track-and-Hold circuit

IN+在 hold-mode 時 coupling 到 OUT+的量也同時 coupling 到 OUT-，而 IN-訊號 coupling 到 OUT-的量也與 coupling 到 OUT+的量相同，則此 hold- mode feedthrough 即相當於是個 common-mode noise，如此一來 differential 的輸出訊號相減之後便能消除掉此hold-mode feedthrough 的問題[15]。

在上述Figure 3.3 中提到之 T/H 電路的主要三個非理想性問題中，第 二個charge injection 和第三個 droop rate 的問題理論上使用差動式的架構 即可解決，因為假設從track-mode 切換到 hold-mode 的瞬間，在正負兩端 訊號之開關上的電荷對輸出端影響是一樣的；而 droop rate 的效應在正負 兩端也等同於是個 common-mode 的訊號，所以全差動式的架構將輸出端 的正負兩訊號相減之後理論上便會抑制掉這兩個效應[15]。但是實際上卻 不然，charge injection 和 droop rate 的影響實際上還是跟輸入輸出的訊號 有關，並非使用差動式的架構就可消除。因此在Figure 3.4 的 T/H 電路中 才需要Md1～Md4 這四個 dummy 開關來分別降低正負兩邊輸入和輸出端 的charge injection，當 charge injection 的量夠小時，差動式的架構便可顯 現出其效果。至於 droop rate 問題對於我們的設計影響不大，甚至於可以

忽略，因為我們所使用的是 CMOS 製程，T/H 看到的下一級電路是 MOS 的gate 端，其輸入電流幾乎為零；且這個 T/H 的取樣頻率很快，半週期的 時間很短，電壓只需保持100ps，在 100ps 之內因 droop rate 影響所造成的 誤差非常小，所以相較之下droop rate 的問題便顯得不是那麼重要。 誠如前面所述，hold-mode feedthrough 的影響是利用 Mc1 和 Mc2 這 兩個turn-off 開關來做補償，但實際上 Mc1、Mc2 的 drain-source 寄生電容 其實和Ms1、Ms2 的電容還是會有所差異，因為一個 MOS 的 drain-source 電容值會受到drain 端和 source 端的電壓影響，所以實際上 Mc1 和 Ms2、 Mc2 和 Ms1 的寄生電容值並不會完全一樣，hold-mode feedthrough 的效應 不會完全被消除，仍然和輸出入訊號有關。不過使用了 Mc1 和 Mc2 這種 補償電容的技巧，雖然無法完全消除，但卻也已經明顯減輕了 hold-mode feedthrough 的影響。下圖 Figure 3.5 即為此 T/H 電路在輸入 0.503GHz 的 弦波訊號、取樣頻率為 5GS/s 時的差動輸出波形圖，從圖中可看到 hold- mode feedthrough、charge injection 和 droop rate 的影響效應都已經非常小。

Figure 3.5 Simulated differential output waveform of the T/H with 0.503GHz sinusoidal stimulus and 5GS/s sinusoidal clock signal

Fin=0.503GHz @ Fclk=5GS/s

Figure 3.6 Simulated output spectrum of the T/H with 0.503GHz sinusoidal stimulus and 5GS/s sinusoidal clock signal

另外考慮到如此高速的Clock 訊號輸入 chip 之中可能會有衰減失真， 因此為了確保T/H 在 worst case 時還能正常工作，我們模擬時所用的 Clock 是5GHz 的弦波訊號。將 T/H 的輸出波形經 FFT（Fast Fourier Transform） 轉換後所得的頻譜如上圖Figure 3.6 所示。從頻譜中可看出，單純只使用 一個 MOS 開關做 T/H 電路的結果線性度比較差，會出現三階的諧波失真 訊號；不過其有效位元數可達6.72 bits，已足夠應用於我們的設計。 Fin=0.503GHz @ Fclk=5GS/s SNR=45.86dB SNDR=42.18dB SFDR=44.62dBc ENOB=6.72bits

3.3 Averaging

and

Interpolating

之前在第二章提及，一個6-bit 的 flash ADC 至少需要 63 個比較器，

但若 T/H 的輸出直接同時接到這 63 個比較器的話，則等效輸入寄生電容

將會很大，因此為了降低此輸入端所要連接的比較器或放大器數目，我們 使用了interpolating 的技巧。所謂 interpolating 是在相鄰的比較器或放大器 之間利用串聯電阻分壓內插出中間的比較訊號，如下圖 Figure 3.7 所示， 每兩相鄰的放大器之間即能內插出另一個訊號，且內插所得訊號的輸出入 轉換關係圖如Figure 3.7 右圖所示。由於當訊號接近中間的 Latch threshold 時放大器是操作在線性區域，因此內插出的訊號在threshold 點時和相鄰的 放大器輸出間隔相同。由此可知，每使用一級的interpolating，輸入端直接 連接的放大器數目便會減少將近一半，輸入寄生電容也就大幅降低。 另外，這一連串的電阻同時具有 averaging 效果，能改善 DNL 和 INL 的表現。由於製程的偏差會使得比較器的differential pair 無法完全匹配， 導致比較器會有若干 offset 電壓產生，且每個比較器的 offset 都不相同。 而比較器的offset 會改變其原本的參考電壓或門檻電壓（threshold voltage） 值，所以對flash ADC 而言，比較器的 offset 大小會直接影響其 DNL、INL

Figure 3.7 Interpolating structure and transfer response for the interpolated signal

Figure 3.8 Effect of averaging

的好壞。不過在我們的設計當中，因為相鄰放大器的輸出端之間都有電阻

相連，因此會將放大器的 offset 電壓平均分散開來，進而讓所有放大器的

offset 趨為一致，這便是 averaging 的效果。如圖 Figure 3.8 顯示一個較為

明顯的例子，假設有 25 個並列放大器，其中只有一個放大器有很大的 offset，其他放大器的 offset 都為零，如此的設計結果將產生出非常大的 DNL。不過透過 averaging 電阻之後，該原本很大的 offset 將被平均分散到 其他的放大器中，所以比較器之最大 offset 值會得以降低；這樣雖然使得 其他放大器的 offset 增加，但彼此之間的 offset 差異卻減小，因此整體的 DNL 和 INL 便將獲得改善。

3.3.1 Averaging Edge Issue

Figure 3.9(a)顯示一個使用 averaging 技巧之模型，假設沒有 offset 的

情況下、不考慮輸入訊號和增益，則 ΔVref 即為參考電壓準位之間的間隔 差異，而 R1是放大器的輸出阻抗，R2為 averaging 電阻。此時根據 KVL 可寫出迴路方程式如下： ) ( ) ( _{1 2 1 1} 1 − − + + − + = ΔVref R IX IX R IX R IX IX (3.3)

(a) (b)

Figure 3.9 Subcircuit model in (a) an infinite averaging array (b) a finite averaging array

若此averaging array 是無限延伸的話，則這個電路模型即是完全對稱的， 每個迴路中的電流IX都會相等，亦即IX-1＝IX＝IX+1。因此從(3.3)式可推得 2 R V I_X = Δ ref (3.4) 但實際上在非無限延伸的 averaging array 中，只有最靠近中間迴路的 電流會趨近於(3.4)式的結果，愈往外面邊緣的迴路電流和 IX差異愈大。如 圖 Figure 3.9(b)所示，I1的右邊已經沒有迴路電流，所以 I1的值一定不會 等於IX，且會小於IX。而這個電流值的差異會導致輸出的zero crossing 點 電壓準位偏移，如下圖Figure 3.10 所示，原本應該在 X1和X2的點分別偏 移到X1’和 X2’，愈往外愈邊緣的偏移量愈大，且該等 zero crossing 點是會

往內縮移，因此靠近兩側端點的地方其 DNL 就會比較差。傳統上要解決 這個問題的方式一般是在兩端邊緣處加上數個overrange 的 dummy 放大器 [22]－[24]，讓 averaging edge 所造成的誤差都是出現在這些 overrange 的 dummy 放大器中，而中間真正負責操作類比數位轉換的放大器便不會受到 averaging edge effect 的影響。

不過，另外加入dummy 的放大器即會額外增加所消耗的功率及面積，

所以在此我們是採用averaging termination 的方式[25]。如下圖 Figure 3.11 所示，若將最後一個迴路的averaging 電阻值改為 R2-R1，則邊緣的I1迴路

其電流值就會和IX相等，符合(3.4)式的結果。因此只要選擇一個比放大器

輸出阻抗R1稍大的電阻值來做averaging 電阻 R2，再把最後一個邊緣迴路

的 averaging 電阻改為 R2-R1，如此僅使用一組的 dummy 放大器即可解決

averaging edge 的誤差影響。

Figure 3.11 Averaging termination method [25]

然而使用此種averaging termination 方式需要非常精準的 R2-R1電阻值

才能將edge effect 的影響完全消除，否則由於製程飄移所造成的電阻偏差 仍會使得averaging termination 無效，兩端點還是會有 edge effect 之誤差。 從Figure 3.11 的模型中，可推導出相鄰兩輸出節點的電壓差值表示式為：

ref out V R R R R R R R R R R R R R R R R R R R R R R R R R R R R V Δ ⎥ ⎥ ⎥ ⎥ ⎥ ⎦ ⎤ ⎢ ⎢ ⎢ ⎢ ⎢ ⎣ ⎡ − Δ − − + − + − + Δ − − + Δ − − ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ Δ − − + − + − + Δ − − ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ Δ − + = Δ 1 2 2 1 2 1 2 2 1 2 2 2 2 2 1 2 1 2 2 1 2 2 2 1 2 2 2 ) ( 2 ) ( 3 3 ) ( (3.5) 其中 ΔR 為電阻 R2-R1的誤差偏移量。在理想狀況下當ΔR＝0 時，上式即

變為ΔVout＝ΔVref，完全不受averaging edge effect 的影響。但實際上因為

製程偏差使得ΔR 不為 0 時，ΔVout即不等於ΔVref，亦即會有DNL 出現。 若再假定R1和R2都遠大於1 Ω，則上面(3.5)式可近似如下： ref out V R R R V Δ Δ − ≈ Δ 2 2 _(3.6) 由此可知當符合-R2＜ΔR＜R2/3 時，DNL 會小於± 0.5 LSB。所以對於兩端 的電阻R2-R1而言，若假設有100 %的最大製程偏移量，則 R2-R1之值必須 小於R2/3 才可確保 DNL 會小於± 0.5 LSB。

3.3.2 Determining the Number of Input Amplifiers

從前面的討論可知，使用愈多級的interpolating，輸入端看到的放大器 數目就愈少、寄生電容也愈小；而且因為有averaging 的效果，所以使用愈 多級的interpolating 也會讓 offset 的影響愈小、DNL 和 INL 愈好。然而， 太多級的 interpolating 雖然使得輸入端的負載變小，但是反而將導致線性 度變差。所有 MOS 差動對都有其不理想的非線性特性，而其三階的諧波 失真（HD3）可以經由數學式推導近似為[26]： 2 2 3 3 ) ( 32 _{GS T} m F HD V V V A A HD − ≈ ≡ (3.7) AHD3和AF分別是三階諧波訊號和基頻訊號的振幅量，而Vm是指輸入訊號 之擺幅。因此當輸入端直接接到的放大器數目愈少時，表示每個放大器所

要處理的輸入訊號範圍愈大，因此其非線性三階諧波失真就愈嚴重。 由此可知，所使用的 interpolating 級數有其限制。假設在只考慮三階

諧波失真影響的情況下，以我們的設計，當輸入端選擇有9 個放大器時，

其三階諧波失真約有-56dB，在可容許的範圍內。因此整個 averaging 和 interpolating 的架構如下圖 Figure 3.12 所示，總共有四級，第一級是 11 個 Gilbert-Cells，其中最上下兩個是 dummy；接著二、三、四級都是 Pre- amplifiers，在各級之中皆使用內插法得到最後 67 個比較結果，該等比較 結果再連接到後面的 Latch 轉成數位訊號。且在此使用四級，相當於每條 訊號是串接了四個放大器，亦即數位訊號造成的 kick-back 雜訊所需經過 的耦合電容等效上縮減了約1/4 倍，因此 kick-back 雜訊很小。另外，這裡 為了簡化複雜方便說明，所有電路接線都以單端線路繪製，但實際上皆是 以雙端的差動形式設計。

3.3.3 Gilbert-Cell

Figure 3.13 為所使用的 Gilbert-Cell 電路圖，由兩組相同 loading 的 differential pair 所組成。當 M2、M3 和 M7、M8 的 size 設計相同，且 M1 和M6 的 size 也相同時，M2、M3 和 M7、M8 的 gm值理論上會一樣，所 以其output function 可寫成： )) ( ) (( 5 , 4 3 , 2 on IN IN ref Iref m R V V V V g OUT = ₊− ₋ − ₊− (3.8) 因此可知此一 Gilbert-Cell 的輸出正比於其差動的輸入訊號和參考電壓之 差值，也就能做此兩者之比較。同時此Gilbert-Cell 需要有很好的線性度， 整個 ADC 的轉換數值才會正確；所以我們必須將其增益設計的非常低， 使其在輸入範圍內的所有電壓訊號都能做出正確的判斷比較動作。

在此 Figure 3.13 的 Gilbert-Cell 中，若把 IN-訊號和 Vref+訊號對調， 亦即將IN-訊號接到 M3、Vref+接到 M8 的話，其 output function 是一樣並 不會改變。但是這樣的接法，當 IN+與 IN-的差值很大時，M2、M3 這組 差動對的其中一個 MOS 可能會 cut-off，此時電路則無法正確表示出 IN+

與 IN-之間的差值，可能出現比較錯誤。因此對於這種接法，輸入訊號的

擺幅不能太大，換言之在我們固定規格的要求下，此種接法的電路會較難

設計，需要較大的可正常工作輸入範圍。所以採用Figure 3.13 之接法是較 為常見的，由於Vref+與 Vref-是 DC 的參考電壓值，故將 AC 的 IN+、IN-分別與 Vref+、Vref-接到同一組差動對去做比較，如此則可允許較大的 輸入擺幅，在我們的規格要求下較容易設計。

3.3.4 Pre-amplifier

在光通訊 IC 設計領域中有個常見的元件稱之為 Limiting Amplifier， 其功用是要將很小的訊號放大，且因為所處理的訊號速度很快，所以電路 頻寬也要夠寬，因此一個Limiting Amplifier 就是要具備 high gain 且 wide bandwidth 的能力。由於在高速的 ADC 設計當中所使用的 Pre-amplifier 其 功能即相當於是一個Limiting Amplifier，必須達到非常廣的頻寬，同時又 要有足夠大的增益。因此我們便參考 Razavi 所提出之 Limiting Amplifier 的方式來設計此Pre-amplifier，其電路如下圖 Figure 3.14 所示[27]。

(1) Active-Feedback

一般常見的Limiting Amplifier 是 Cherry-Hooper amplifier [28]，是兩組 差動放大器（differential amplifier）串接，並在第二組的差動放大器加上 shunt-shunt feedback 的負回授電阻來增加其頻寬。而在 Figure 3.14 中同樣 是串接兩組差動放大器（M2、M3 和 M10、M11）來提升增益，但有別於 Cherry-Hooper amplifier 的是，其並非使用被動式的電阻來做負回授，而是 改用MOS 的 gm來做主動式負回授（active negative feedback, M7、M8）。

下圖Figure 3.15 顯示此 active-feedback 之等效架構，Gm1、RL1和Gm2、RL2

分別是兩級串接的放大器及其負載，Gmf 即是主動式的負回授，將第二級

Gm2輸出的一小部分回授到輸入端，而 C1和 C2則分別是第一級和第二級

輸出節點之寄生電容。

Figure 3.15 Active-feedback architecture

其transfer function 可推導得： 2 2 1 1 2 1 2 2 2 1 1 2 2 1 1 2 2 1 2 1 1 C R C R R R G G s C R C R C R C R s C C G G V V L L L L m mf L L L L m m in out + + + + = (3.9)

由於一個二階系統的transfer function 可寫成： 2 2 2 2 n n n vo in out s s A V V ω ςω ω + + = (3.10) 因此對照(3.9)及(3.10)式可知此系統： 2 1 2 1 2 C C G G A m m n voω = (3.11)

假設是在最大平坦響應（maximally-flat Butterworth response）的情況下，

2 / 1 = ς ，則ω 所代表的頻率即為整個系統增益下降 3dB 時之頻寬，亦即n dB n =ω−3

ω 。另已知一個differential amplifier 的增益頻寬積（gain-bandwidth product, GBW）為G /m CL，且其unity-gain bandwidthωT又約等於GBW，

因此若Gm1/C1≈Gm2/C2 ≈ωT，則可得： 2 2 3dB T vo A ω₋ =ω (3.12) 所以整個主動式負回授系統的GBW 為： dB T T dB vo A 3 3 − − = _ω ω ω ω (3.13) dB T T dB vo f f f f A 3 3 − − = (3.14) 其中 AVO是主動式負回授系統的增益、f-3dB是增益掉 3dB 的頻率；而 fT是

一個differential amplifier 的 unity-gain frequency，同時也近似代表其增益 頻寬積。一般而言，differential amplifier 的 unity-gain frequency fT會比整個

系統的 3dB 點頻率 f-3dB還要大，因此由(3.14)式的結果可知，使用主動式

負回授的GBW 會比單純只有一個差動放大器的 GBW 還大了 fT / f−3dB倍，

(2) Negative Miller Capacitance

在Figure 3.14 的 Pre-amplifier 中，M2 的 gate 端和 M3 的 drain 端以及 M3 gate 和 M2 drain 之間分別有加上電容，這是為了要在輸入端產生負電 容值的效果[27][29]。根據 Miller’s Theorem 可知，Figure 3.16(a)中橫跨節 點A、B 的電導 Y 可以等效成 Figure 3.16(b)的形式，變成 Y1=Y(1-AV)、

Y2=Y(1-AV-1)，其中 AV代表節點A 到 B 的電壓增益，亦即 AV=VB/VA。

(a) (b)

Figure 3.16 Miller equivalent circuit for a floating conductance

因此在Figure 3.14 的 Pre-amplifier 中，M2 gate 到 M3 drain 端的 AV值

是正的，且設計在大於1 的情況下，此電容即會在 M2 的 gate 端等效產生 出一個負電容值；同樣的，M3 gate 和 M2 drain 端之間的電容亦是如此。 這樣利用Miller effect 的效應，即可減少 Pre-amplifier 輸入端所看到的等效 寄生電容值，也相當於是降低了上一級電路的負載電容，因此便可進一步 提升整體之頻寬。

3.3.5 Specifying the Gain and Bandwidth

ADC 的輸入訊號透過 T/H 電路之後和參考電壓經由 Gilbert-Cell 做全 差動式的比較，再由Pre-amplifier 將差值逐級放大，才能接到後面的 Latch 來把訊號數位化。因為Gilbert-Cell 和 Pre-amplifier 的操作必須要在時脈的

半週期以內將訊號放大到Latch 可以判斷出 1 或 0 才行，由此即可計算出 整個Averaging & Interpolating 電路所需的增益和頻寬。

在此ADC 的規格裡，differential 的 1VLSB=800mV/26=12.5mV。而數個

相同的放大器串接可假設近似成一個單純充放電之一階系統，且後端 Latch 的 I/O swing threshold voltage 同樣為差動的 800mV。若在最差狀況

下該等數位 Latch 的增益為 1，則為了使整體電路正常工作，前級放大器 電路需在半週期100ps 的時間內將 1VLSB的訊號放大到800mV 以正確解析 出數位碼。依此推論分析即可寫出數學不等式如下： threshold T LSB Gain e V V × ×(1− − /2τ)> (3.15) 800 ) 1 ( 5 . 12 _{× × −} −100p/τ _> e Gain (3.16) 其中τ是 time-constant、T 為一週期時間，T/2 為半週期 100ps。由於整個 Gain 至少要大於 800/12.5=64V/V=36dB，若假定在 Gain=38dB=80V/V 的 情況下，則從(3.16)式可計算出： 6 . 2 21 > = πτ Bandwidth GHz (3.17)

因此可知整個Averaging & Interpolating 電路必須設計達到 Gain＞38dB 且 Bandwidth＞2.6GHz。

Figure 3.17 即顯示整個 Averaging & Interpolating 電路模擬的頻率響應 結果，其增益有38.4 dB、頻寬達 2.87 GHz，皆符合上述分析之要求。而 Figure 3.18 是輸入一個低速 50V/μs 的 ramp 訊號時得到的 63 個單端輸出 波形，從圖中可看出Averaging & Interpolating 確實有成功的內插分出所有 需要的準位。Figure 3.19 則是當輸入 1VLSB的step 訊號時，相對應要改變

之 code 的輸出波形圖，且另外的虛線是理想之一階 exponential 曲線圖， 該兩條曲線幾乎相同，由此可證明這組電路確實近似為一階系統。

Figure 3.17 Frequency response of the ADC’s averaging & interpolating section by ac analysis

Figure 3.18 Output waveforms of the ADC’s averaging & interpolating section with a full-scale 50V/μs ramp input

Figure 3.19 The corresponding output waveform of the ADC’s averaging & interpolating section with a step input

3.4 Current

Mode

Logic

在我們所實現的這組 Data Converter 中，有別於一般傳統設計的其中 一個特色在於我們並非使用傳統的CMOS standard-cell 來設計其數位邏輯 電路，而是採用所謂的電流式邏輯電路（Current Mode Logic, CML）[30]。

CML 電路常被使用於高速應用當中，由於電流的切換速度可以很快， 所以這種電路可說是所有邏輯電路裡面操作速度最快的。一個基本的 n-type CML 架構如下圖 Figure 3.20 所示，主要包含三個部分：下方的定電 流源（Current Source）、開關（Switch）、以及負載（Loading）。數位訊號 輸入將控制開關，選擇電流要流向正端還是負端之負載，亦即決定差動的 輸出是low 還是 high。一個 CML inverter/buffer 的電路便相當於是傳統的 differential amplifier 架構。而 Figure 3.21 顯示出所有我們使用到的各種 CML gate 電路，包括 AND/OR/NAND/NOR、XOR、以及 Latch。其中在 AND/OR/NAND/NOR gate 當中多加了一個永遠保持導通狀態的 dummy switch M6，是為了讓整個電路較為匹配，使得所有電流路徑經過的 MOS 個數都相同[31][32]。