行政院國家科學委員會專題研究計畫 成果報告
先進之混合信號式電路設計技術開發--總計畫(I)
研究成果報告(精簡版)
計 畫 類 別 ： 整合型
計 畫 編 號 ： NSC 100-2221-E-009-095-
執 行 期 間 ： 100 年 08 月 01 日至 101 年 07 月 31 日
執 行 單 位 ： 國立交通大學電子工程學系及電子研究所
計 畫 主 持 人 ： 柯明道
共 同 主 持 人 ： 陳巍仁、黃有榕、吳介琮
計畫參與人員： 學士級-專任助理人員：卓慧貞
公 開 資 訊 ： 本計畫可公開查詢
中 華 民 國 101 年 10 月 23 日
中 文 摘 要 ： 本整合型研究計畫有幸能夠集合國內從事無線傳輸電路設計
之專家、高速連結技術之專家、高性能濾波技術之專家、高
性能類比數位轉換技術之專家、以及積體電路可靠度技術之
專家，共同成立整合型研究團隊從事「先進之混合信號式電
路設計技術開發」整合型研究計畫的研發工作，藉由各相關
領域專家之合作，使用奈米級積體電路製程開發先進之混合
信號式電路所需之各種核心技術。
本計畫之整合，除了專業技術互補連接之外，最重要之目的
是研究資源之整合。本整合型研究計畫主持人組成共同之研
究群，所有學生之座位及實驗設備均共同分享使用，同學間
交流非常密切。本整合型研究計畫所發展的核心技術非常貼
近現今臺灣積體電路設計產業之實際需求，為目前國內積極
推動的混合信號式積體電路產業中不可或缺的重要技術。而
參與本計畫執行的工作人員能培養最新進的混合信號式電路
設計技術，將可成為積體電路產業之高級設計人才，以提昇
國內積體電路設計產業之競爭力。
中文關鍵詞： 混合信號式積體電路、光連結系統、收發機、高速通訊介
面、類比數位轉換技術、積體電路可靠度、靜電放電防護電
路
英 文 摘 要 ：
英文關鍵詞：
先進之混合信號式電路設計技術開發－總計畫(I)
Advanced Mixed-Signal Circuit Design Techniques
計畫編號：NSC 100-2221-E-009-095
執行期限：100 年 08 月 01 日至 101 年 07 月 31 日
主持人：柯明道教授 國立交通大學電子研究所
共同主持人：陳巍仁教授、吳介琮教授、黃有榕教授
一、中文摘要 本整合型研究計畫有幸能夠集合國內從 事無線傳輸電路設計之專家、高速連結技術之 專家、高性能濾波技術之專家、高性能類比數 位轉換技術之專家、以及積體電路可靠度技術 之專家，共同成立整合型研究團隊從事「先進 之混合信號式電路設計技術開發」整合型研究 計畫的研發工作，藉由各相關領域專家之合 作，使用奈米級積體電路製程開發先進之混合 信號式電路所需之各種核心技術。本整合型研 究計畫包含五個子計畫，分別是 (1) 高性能光 連結系統收發機積體電路；(2) 非接觸鄰近晶 片間高速通訊介面技術設計之研究；(3) 先進 之 Gm-C 類比濾波器設計技術開發；(4) 高性 能類比數位轉換技術；(5) 先進之靜電放電防 護技術開發。 本計畫之整合，除了專業技術互補連接之 外，最重要之目的是研究資源之整合。本整合 型研究計畫五位主持人組成共同之研究群，所 有學生之座位及實驗設備均共同分享使用，同 學間交流非常密切。本整合型研究計畫所發展 的核心技術非常貼近現今臺灣積體電路設計 產業之實際需求，為目前國內積極推動的混合 信 號 式 積 體 電 路 產 業 中 不 可 或 缺 的 重 要 技 術。而參與本計畫執行的工作人員能培養最新 進的混合信號式電路設計技術，將可成為積體 電路產業之高級設計人才，以提昇國內積體電 路設計產業之競爭力。 AbstractTo promote the government policy and satisfy the industry’s need, this project combines
the resources of several researchers to investigate the mixed-signal circuit techniques in nanoscale CMOS technology. There are 5 sub-projects in this combined project: (1) high-performance transceivers for optical interconnects, (2) the study of contactless high-speed chip-to-chip communication interface design, (3) advanced Gm-C analog filter design techniques, (4) high-performance analog-digital conversion techniques, and (5) development of advanced on-chip ESD protection circuits.
The topics of all the sub-projects are related to the mixed-signal circuit techniques. Besides, the resources of all the sub-projects can be shared in this combined project. In addition, the technical abilities of the graduated students will be enhanced to satisfy the need of IC design industry in Taiwan. 二、本年度執行成果 本整合型研究計畫包含四個子計畫，分別 是： ○1 高性能光連結系統收發機積體電路 (陳巍 仁教授)； ○2 非接觸鄰近晶片間高速通訊介面技術設計 之研究 (黃有榕教授)； ○3 高性能類比數位轉換技術 (吳介琮教授)； ○4 先進之靜電放電防護技術開發 (柯明道教 授)。 本計畫之整合，除了專業技術互補連接之 外，更重要的是研究資源之整合，圖1 顯示了 本整合型計畫各子計畫間之相互支援關係，以 下章節將簡述各子計畫之研究成果。
Fig. 1. 本整合型計畫各子計畫間之相互支援關係。 1. 子計畫一：高性能光連結系統收發機積體 電路 (陳巍仁教授) 本子計畫的內容包含了：雷射二極體驅動 電路、光接收機前端電路與等化器電路之設 計，以下將依序介紹各個電路的架構與功能。 (1.1) 4 x 10Gb/s 雷射二極體驅動電路 由於光纖傳輸擁有較低 EMI 干擾和較低 cross talk，所以非常適合使用多通道來傳送訊 號。本次研究實現 4 通道 2-PAM 的雷射二極 體驅動電路，每個通道傳輸10Gb/s 訊號。 圖1.1 為系統架構圖，這個設計中，我們使 用一個 DFF 來重新取樣訊號，再經由修改後 的Cherry-Hopper 放大器來提供足夠頻寬的放 大訊號。此修改後的Cherry-Hopper 放大器可 以產生額外零點。 最後再經過緩衝器來驅動雷射二極體，此 緩衝器包含五十歐姆阻抗匹配可以吸收傳輸 線上的反射，得到更好的傳輸訊號品質。 此電路使用TSMC CMOS 90nm 來製作， 圖 1.2 為量測眼圖，可以達到 10Gb/s 位元速 度，總共功耗60 毫瓦，單一通道每 Gbps 消耗 1.5mW。 圖1.1. 四通道 40-Gb/s 雷射二極體驅動電路。 圖1.2. 量測眼圖。 (1.2) 4 x 10Gb/s 光接收機電路 由於光二極體寄生效應影響，為了得到足 夠頻寬且降低雜訊我們提出的一個巢狀回授 TIA 電路，如圖 1.3 所示。為了節省晶片成本， 我們不使用電感，經過模擬，此架構還是可以 達到目標傳輸速度。 訊號接著經過後級的限制放大器電路處 理，我們可以將TIA 輸出訊號進一步放大，使 CDR 數位電路可以處理。 本接收機擁有 110 dBΩ 的轉阻增益，-9.5 dBm 的光敏感度，而最後輸出擺幅可以達到 420 mVpp。 為了增加資料頻寬且搭配四通道的雷射驅 動 電 路 ， 我 們 同 樣 使 用 四 通 道 設 計 ， 使 用 90-nm CMOS 製程，晶片面積為 1.3 x 0.63 mm2，每通道之間距為 250-μm 可以符合光接 收機通道之規格，圖1.4 為量測眼圖。 圖1.3. 本計畫提出的轉阻放大器電路。 圖1.4. 光接收機量測眼圖。
(1.3) 單通道 40 Gb/s 光接收機電路 本研究為一個操作於 40 Gb/s 的光通訊接 收機，整體架構中包含了一個轉阻放大器和一 個後級限幅放大器，以應用在 OC-768 同步光 纖網路之接收機前端。使用的系統架構如圖 1.5 所示。 此核心放大器的架構也採用前面所介紹的 零點套疊式主動回授Cherry-Hooper 放大器， 並且為了減少電感數，只於核心放大器的第一 級加上並聯峰化(Shunt peaking) 電感，希望藉 由這兩個機制提供的增益峰化值來增加轉阻 放大器頻寬。 此外，為了達到40Gb/s 操作速度，本設計 同時採用電感串聯峰化(Series peaking) 的方 式來更進一步拓展頻寬，故最後的轉阻放大器 完整架構如圖1.6 所示。 此晶片採用65nm CMOS 標準製程，晶片 面積為0.825 mm2。 量測結果顯示本接收器提供92 dB 的整體 轉換增益、35 GHz 的-3dB 頻寬、以及 800 mVpp 輸出擺幅，頻率響應圖如圖 1.7 所示， 40Gb/s 的眼圖如圖 1.8 所示，本設計提供極佳 之功耗對增益及頻寬之轉換效率(0.12mW/K ΩGHz)。 圖1.5. 光接收機前端電路架構。 圖1.6. 本計畫提出的轉阻放大器電路。 圖1.7. 頻率響應圖。 圖1.8. 40Gb/s 量測眼圖。 2. 子計畫二：非接觸鄰近晶片間高速通訊介 面技術設計之研究 (黃有榕教授) 本 計 畫 提 出 了 “ 交 流 耦 合 互 連 ＂(AC
coupled interconnect; ACCI）傳輸接收電路，由 反饋電阻放大器組成的一個自偏置的非接觸 式的傳輸方式。 電容式耦合晶片傳輸端的設計電路較為簡 單，需要有足夠的驅動即可，且所需的耦合電 容面積小，相當適合應用在多個晶片之間的整 合。接收端的電路和傳輸方式及準確之訊號接 收回復有關，如圖2.1 所示。 圖2.1. 利用電容耦合的非接觸式晶片互連結構。 採用 AC 耦合互連的封裝結構具有很多潛 在的好處，其機械結構簡單，因此可以避免體
積縮小化後所產生的問題，如引腳、插孔的對 齊或是插入的機械力大小。傳統焊接連接因連 接面材料性質不同，易導致連接面缺陷及滑 動，進而造成對準誤差導致影響連接面之可靠 性。反之，對電容器的電極板或電感器而言， 不會因為ACCI 相互連接兩晶片時，材料的熱 膨脹係數不同而使其可造性與可靠性受限制。 對 AC 電容耦合系統而言，需要有顧及發 射端及接收端之電路設計，發射端電路需考慮
訊號經由taped buffer 電路傳送到發射端之 Pad
進行電容耦合傳輸，其電路設計相較於接收端 電路設計比較簡單。接收端電路設計須滿足最 大傳送速度之接收訊號完整性，其電路設計相 較於發射端電路更具挑戰性。接收端電路設計 基 本 上 可 為 一 Single-sided 電 路 ， 訊 號 由 Receiver 輸入端輸入，經由 CMOS 反相放大 器，傳至latch，訊號由 latch 栓鎖後，再將接 收訊號傳送至後端電路進行運算，CMOS 反相 放大器經由迴授電路設計，使其偏壓座落在 之線性區段位置，方能達到其訊號放大效果。 若以電阻 R 作為迴路電路設計，迴路電阻 R 在類比設計電路中，所占的面積過大，不利於 硬體空間的佈局。 在傳輸端電路中如圖2.2，為設計一 CMOS 反相器連接至傳輸端金屬板(Tx Pad)，可藉由 傳輸電路將訊號放大，進而讓電路有足夠的力 量驅動。換句話說，有足夠的驅動力才能使訊 號藉由Tx Pad 與 Rx Pad 所組合而成的耦合電 容傳輸至接收端電路。回授反向器之功能是給 予接收端所接收到的訊號之偏壓，進而讓訊號 可以跨過反向器的臨界電壓。因此，接收端之 反向器與回授反向器可用來控制接收端之工 作情形。然而，值得注意的是，當Vb 電壓設 為1.8V，即工作電壓偏壓在 0.9V 左右且耦合 訊號可通過反相器的臨界電壓之情況下，即可 達到放大訊號之效果。 其中，在O1 與 O1 間之反向放大器，能使 其O1 輸出後之訊號反向放大，進而利用後方 O2 與 O3 間的反向放大器再次將訊號放大以 達到訊號傳輸之目的。因此，當訊號由傳輸端 通過耦合電容時，會經過三個反向器依序放 大，最後訊號則可回復於原來之訊號，即傳輸 端Tx 與接收端之輸出 Vout(O3)為相同訊號。 圖2.2. 電容耦合通訊架構。 CMOS 反相放大器的增益會隨迴路電阻而 改變，並進一步影響接收端之訊號。本計畫探 討以transmission gate 當作主動負載時，在不 同偏壓下對訊號完整性之研究。在HSPICE 模 擬下如圖 2.3 所示，其 P 型 MOS 參數為 W=1.5μm，N 型 mos 參數為 W=0.5μm，電壓 在 1.8V 下模擬，ron_pn 曲線為我們所需求的 電阻量，其值為 ron_p 和 ron_n 並聯，的到最 大電阻值10.4kΩ 在 0.844V 下，藉由跨阻放大 器將電壓放大並經過數級放大器其訊號穩定 下後，RX+和 RX-即做及閘並輸出訊號結果。 進一步模擬在2 Corner Case(FF、SS)下， 主要針對 CMOS 製程時可能會發生最好與最 差的情況先去分析，並且對電路做改善的動 作。訊號藉由電容耦合時，造成訊號傳遞到 Rx 端的衰減，在 FF case，大約由 1.45V 的壓 差變成 100mV 的壓差，而在 SS case 時，由 800mV~1.64V 的壓差為 840mV 變成 70mV 的 壓差。 圖2.3. Transmisson Gate 之可變電阻特性。 ACCI 之佈局考量除了在傳輸端 CMOS 反 相器以外，亦須加入金屬板進而讓傳輸端與接 收端間具有電容耦合效應產生。而在電路模擬 中，Cc 電容為假設傳輸端與接收端之間的電 容值。由於在電路layout 中是以兩塊金屬板互 相靠近形成電容耦合，因此在傳輸端上為 Tx
Pad 最上層 Metal 6 長為 50um 與寬 50um 之金 屬層；Metal 5 為長 16um、寬 16um，而 Metal 1 至 Metal 4 金屬層之大小都一致為長 6um、
寬6um。對於接收端 Rx Pad 最上層 Metal 6 為
長36um、寬 36um，Metal 5 的長為 10um、寬
為10um，Metal 1 至 Metal 4 大小則與 Tx Pad
端相同為長6um、寬 6um。電路佈局中，盡量 讓寄生電容愈少愈好。在電路最外圍畫上一圈 保護環，保護環由金屬層 Metal 1 至 Metal 6 組成，分別在金屬層接上VDD 與 VSS，讓電 路在高速運作時減少雜訊干擾。在保護環的四 角都做切角的動作，此方法可讓晶片切割時減 少斷裂的機會。電路中使用金屬層Metal 5 與 Metal 6 來佈局 IO PAD，使用雙層金屬用意為 加強IO PAD 的機械硬力，減低 IO PAD 因量 測下針所造成的破壞。 整體電路佈局及採用 65nm 1P9M TSMC CMOS 製程晶片實作。在電源電壓的 1V 和 10Gbps 的數據速率進行測量時，接收器的功 耗為275 mW。接收電路測量的輸出電壓波形 如圖 2.4 所示。圖中所示的測量結果是從 16 Mbps 到 11.2Gbps 帶寬的數據速率。 (a) (b) 圖2.4. ACCI 電路測量結果(a)16Mbps；(b)11.2 Gbps。 本計畫提出了 ACCI 傳輸接收電路，由反 饋電阻放大器組成的一個自偏置的非接觸式 的傳輸方式。此電容耦合電路經由65nm 1P9M CMOS 製程完成晶片實作及量測驗證。測試結 果顯示在電源電壓1V 時其晶片與晶片資料傳 輸速率可達 10 Gbps。由於數據量的不斷增 加，為提升產品功能性則晶片與晶片間的數據 傳輸速度乃扮演關鍵性之角色，故進一步將 ACCI 電路加以改良乃為未來重要之研發方 向。 3. 子計畫四：高性能類比數位轉換技術 (吳 介琮教授) 本子計畫研究在奈米CMOS 製程下的混合 訊號式積體電路設計技術，將利用數位信號處 理（DSP）的方法來彌補先進製程所造成的非 理想效應，進而完成高效能的混合信號式積體 電路。今年度的結案報告將描述一個我們設計 並 且 量 測 成 功 的 10-bit 200-MS/s pipelined ADC 晶片，此晶片是以 65m CMOS 製程製 作。我們提出雙路徑訊號放大的技術來產生 Pipeline Stage 的餘數。我們將每一 Pipeline Stage 切分粗階 MDAC 以及細階 MDAC。它們 所用的運算放大器需要不同的規格。不同規格 的運算放大器可以分別設計與最佳化。運算放 大器在不需要時會被關掉以節省耗電。我們利 用時間交錯電容組將雙路徑訊號放大技術運 用於 Pipeline Stage。當取樣頻率達 200MS/s 時，此ADC 只需從 1 V 電源消耗 5.37 mW。
此ADC 在整個 Nyquist Band 輸入頻率都至少
有55 dB 的量測到的 SNDR 性能。此 ADC 晶
片的面積是0.19mm2。以下將簡述此晶片的設
計。
(3.1) A CMOS 5.37-mW 10-Bit 200-MS/s Dual-Path Pipelined ADC
A pipelined ADC consists of a cascade of pipeline stages. Each pipeline stage uses the quantized-feed forward conversion operation to resolve its input into a digital code and an analog residue. The residue then serves as the input for the next stage. In most cases, it is the accuracy and speed of this residue generation that determines the overall performance of a pipeline ADC. In CMOS technologies, the residue generation is realized using a multiplying digital-to-analog converter (MDAC), consisting of an opamp, switches, and capacitors. It is the opamp that determines the performance of an MDAC. Key opamp specifications are dc gain,
frequency response, noise, output signal range, and power consumption. A high-performance opamp consumes large power.
We have designed a CMOS low-power 10-bit 200-MS/s pipelined ADC. Its resolution is achieved by the inherent capacitor matching of the technology. We avoided digital calibration to keep design simple. We employed a dual-path amplification technique for residue generation. An MDAC is split into two different paths. One path generates a large-swing signal that may not be accurate due to the non-ideal opamp. The other path provides signal accuracy but needs only to generate a small-swing signal. This amplification technique uses two different types of opamps, which have different requirements and can be designed and optimized separately. To save power, the opamps are turned off when not in use. The opamps must be able to wake up quickly for high-speed operation. In the dual-path configuration, opamps can be designed with fast turn-on time. We also redesigned the pipeline stages to accommodate the dual-path techniques. We use time-interleaving capacitor sets to increase the amplification time for the opamps, leading to further power reduction. This ADC was fabricated using a standard 65~nm CMOS technology.
We propose a dual-path amplification technique for residue generation. Fig. 3.1 shows the 1st pipeline stage using the dual-path architecture. It includes a coarse-stage MDAC and a fine-stage MDAC. The coarse stage generates a residue V2c, which may deviate
fromV2,ideal due to the non-ideal opamp in the
MDAC. The fine stage also performs the normal MDAC function, but its output is subtracted by V2c, yielding V2f. The overall intended output V2
is
2 2c 2f
V V V
Voltage V2c can be treated as an estimate of
V2,ideal. The difference between the ideal residue
V2,ideal and V2c is recovered by V2f.
In this dual-path architecture, the coarse stage generates a large-swing signal to emulate V2,ideal. The fine stage determines the accuracy
and noise performances of the entire pipeline stage, but needs only to generate a small-swing signal. The opamps in these two stages have
different requirements. They can be designed and optimized separately, leading to a better overall MDAC performance. It can be shown that, comparing to a conventional MDAC with two-stage opamp, this dual-path design provides similar accuracy and speed but consumes only 50% of the power.
Fig. 3.2 shows a 10-bit pipelined ADC using the dual-path amplification technique described. Each conventional pipeline stage is split into a coarse stage and a fine stage. Consider the 1st pipeline stage. It is split into a coarse stage 1C and a fine stage 1F. Its input is V1 and its two
outputs are V2c and V2f. Clock Ф1 is split into
Ф1a and Ф1b. Input V1 is available during Ф1a.
It is sampled by stages 1C and 1F, and is also quantized into code D1 in {-1,0,+1}. Stage 1C is
enabled during Ф1b. Its output V2c is sampled by
stage 1F and the 2nd stage. Stage 1F is enabled during the entire Ф2 period. Its output V2f is
sampled by the second stage.
Fig. 3.1. A dual-path pipeline stage.
Consider the 2nd pipeline stage, it is split into a coarse stage 2C and a fine stage 2F. Its two inputs are the coarse input V2c and the fine
input V2f. Stage2C samples V2c[k] during Ф1b[k]
and V2f[k] during Ф2[k]. Its output V3c[k] is
generated during Ф1[k+1]. Stage 2F samples V2c[k] during Ф1b[k], V2f[k] during Ф2[k],and
V3c[k] during Ф1[k+1]. Its output V3f[k] is
generated during Ф2[k+1].
Excluding the 1st pipeline stage, all other pipeline stages employ the same architecture and the same timing scheme. Each stage has two inputs, a coarse input and a fine input. The effective input is the summation of the coarse input and the fine input. Each pipeline stage comprises a coarse stage and a fine stage. Both the coarse stage and the fine stage have an amplification time of half clock period in each clock cycle. Each pipeline stage includes a sub-ADC, which quantizes the coarse stage's output. The sub-ADC has the entire Ф2 period for quantization operation. Note that the design of the 1st pipeline stage is different. It receives only one input, V1. Stage 1C has only the 1b
period for amplification. The sub-ADC that quantizes V1 has a quantization time shorter than
the 1b period.
The ADC was fabricated using a standard 65nm CMOS process. Fig. 3.3 shows the chip micrograph. It has an active area of 0.19mm2, including clock generator and encoder. All capacitors are standard metal-oxide-metal (MOM) capacitors. The chip was mounted directly on a circuit board for testing. Voltage references are externally supplied. At 200MS/s sampling rate, the total power consumption of the ADC is 5.37mW, among which the opamps consume 3.11mW, the comparators consume 0.11mW, the digital encoder consumes 0.36mW, and the clock drivers consume 1.55mW.
Fig. 3.4 shows the measured differential nonlinearity (DNL) and integral nonlinearity (INL). The maximum DNL is+0.08/-0.38LSB, and the maximum INL is +1.36/-1.29LSB. Fig. 3.5 shows the dynamic performance versus input frequency measured at 200MS/s sampling rate. At low input frequencies, the signal-to-noise-plus-distortion ratio (SNDR) is 57dBand the spurious-free dynamic range (SFDR) is 64dB. The measured effectivere
solution bandwidth (ERBW) is above 100MHz. Table 3.1 is the ADC performance summary. This ADC consumes 5.37mW from a 1V supply. The differential input signal range is 1.3Vpp.
Fig. 3.3. ADC chip micrograph.
Fig. 3.4. Measured DNL and INL.
Table 3.1: ADC performance summary.
在本年度，我們成功設計並製作了一個 5.37-mW 10-bit 200-MS/s pipelined ADC 晶 片。此晶片驗證了我們提出的新型雙路徑訊號 放大的技術。此技術可以有效的降低電路的功
率消耗，同時提升電路的性能。此 ADC 晶片
成 果 已 經 發 表 於 2012 IEEE International
Solid-State Circuits Conference (ISSCC)國際知
名會議，並入選將發表於2012/12 IEEE Journal
of Solid-State Circuits (JSSC)期刊的 ISSCC 特
刊。通常只有 20%的 ISSCC 論文會被邀請發 表在JSSC 特刊。 4. 子計畫五：先進之靜電放電防護技術開發 (柯明道教授) 本計畫的研究成果有：奈米製程下射頻電 路之靜電放電防護設計、奈米製程下元件充電 模式之靜電放電防護探討、高壓製程之靜電放 電 防 護 設 計 及 高 壓 元 件 安 全 操 作 區 域 之 研 究、系統層級之靜電放電防護設計。詳細研究 成果內容，請參閱以下章節。 (4.1) 射頻電路之靜電放電防護設計 本計畫針對 V 頻段(V-Band)的應用，於 60-GHz 低雜訊放大器進行靜電放電防護設計 之研究。第一種是使用電感電容串連架構，搭 配雙向二極體做為輸入輸出端之靜電放電防 護元件，如圖4.1 所示。此設計已經使用 65-nm CMOS 製程實際製作出多組驗證晶片，結果指 出 ， 雙 向 二 極 體 的 晶 片 佈 局 必 須 大 於 週 長 30m，方可達到一般工業界人體放電模式 (HBM) 2kV 的標準。 另外，本研究提出第二種設計，則是使用 一電感元件與矽控整流器(SCR)結合，整體設 計 如 圖 4.2 所示。此設計已經使用 65-nm CMOS 製程實際製作出多組驗證晶片。在同樣 的應用下，不同設計design I 與 design II 的比 較中，因為design II 的所加入的矽控整流器搭 配觸發電路的效果下，能夠提供一額外靜電防 護效果，增加靜電防護的耐受度，因此design II 只要在雙向二極體佈局週長 23m 的製作 下，即可達到人體放電模式2kV 的目標。
圖4.1. Proposed ESD protection design I.
圖4.2. Proposed ESD protection design II.
(4.2) 奈米製程下元件充電模式之靜電放電防
護探討
一 般 而 言 ， 遭 受 元 件 充 電 模 式 (Charged-Device Model, CDM) ESD 破壞的位 置，經常發生於輸入輸出的銜接區域，然在經 過CDM 測試的實驗晶片中，發現破壞的位置 座落於內部電路，如圖4.3 顯微照片所示。因 此，研究結果顯示中，CDM 測試後的損壞位 置並非只發生於輸入輸出端，在沒有銜接輸入 輸出腳位的內部電路，因CDM 現象產生的偶 合電流，同樣會使內部電路遭受CDM 現象破 壞的可能，這樣的現象在更先進的製程下，未 來需要更加重視。
圖4.3. SEM photo of core circuit after 500-V CDM ESD test. (4.3) 高壓製程之靜電放電防護設計及高壓元 件安全操作區域之研究 針對工業界的案例需求，本子計畫於一高 壓製程電路方案之應用中加入改進方法，藉由 改 善 佈 局 方 式 進 而 提 高 過 度 電 性 應 力 (Electrical Overstress, EOS)的容忍能力，此外 為了能更進一步增加容忍能力，亦提出了一偵 測電路以及補償電路，其提出之改善電路圖如
圖4.4 所示。此提出的方法已於 0.6-m 40 伏
特Bipolar-CMOS-DMOS (BCD)製程製作出實
驗晶片並成功驗證。
圖4.4. New proposed sense and compensation circuit.
除了靜電放電等等的可靠度問題，高壓元
件 中 之 安 全 操 作 區 域(Safe Operating Area,
SOA)已儼然為另一個重要的可靠度議題。本 研究實驗了不同附載所引發的 SOA 現象，並 提出一些改進方法，改善 SOA 問題。在電路 應用方面，可以增加電路技巧例如置入齊納二 極體、電阻等等，使引發 SOA 的條件改變進 而改善。而在製程方面，改善方法有置入額外 基底參雜層、電流趨勢配置、和改變佈局方 式。然在一般積體電路設計公司無法直接改變 製程參數的情況下，只能以改變佈局方式來達 成，再利用佈局的變異情況下，改變原寄生元 件的形成或置入，將可以達到同樣的效果。 (4.4) 系統層級之靜電放電防護設計 由系統層級靜電放電測試所引起的可靠度 問題來自於多功能整合型的積體電路設計。圖 4.5 是我們所提出的四位元暫態偵測電路，此 偵測電路是利用反相器電路架構以及電阻電 容 延 遲 效 應 來 設 計 。 此 暫 態 偵 測 電 路 已 於 0.13-μm 1.8-V CMOS 製程中實作，在系統層級 靜電放電或是快速暫態脈衝發生時，已成功驗 證可偵測出發生在電源線上的暫態干擾訊號 並紀錄，使電子產品在受到電磁干擾而故障 時，可配合韌體或軟體設定送出重新啟動訊號 (reset) 使系統自動作回復的動作，圖 4.6 為實 際應用於手機面板的量測架設圖。
圖4.5. Proposed 4-bit transient-to-digital converter.
三、結論 此整合型計畫已於101 年 7 月 31 日執行完 畢，由實際晶片驗證，並與模擬結果獲得相互 佐證。截至目前為止，已發表 10 篇國際期刊 論文與 8 篇國際會議論文。詳細研究成果內 容，敬請參閱我們所發表之論文。 最後，感謝國科會的研究計畫經費支持， 使得這些高度需求的研究議題能順利進行，進 而提升學術界的研發能力，謝謝。 四、已發表論文 Journal
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