氧化釔摻鋯之堆疊高介電係數介電層應用於MOS電容之特性分析
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(2) 摘要 當電晶體的尺寸隨著趨勢逐漸微縮，傳統二氧化矽製成的閘極氧化層達 到了物理極限，導致漏電流劇增。因此，高介電係數材料取代傳統二氧化矽 做為閘極氧化層的文獻陸續被發表。氧化釔是一個有潛力的高介電係數材料， 因為氧化釔的高介電係數(12-18)、寬的能隙(5.5 eV)、熱穩定度高，與矽的 相容度很高，且跟矽的晶格不匹配的程度較低。不過氧化釔容易與矽產生擴 散形成界面層。另外一方面，由於氧化鋯適合做為閘極氧化層的材料，但它 的結晶溫度較低，在高溫製程後會容易有結晶的現象。基於上述，本研究選 擇氧化釔做為基礎，摻雜鋯至氧化釔中，形成介電層。接著覆蓋一層氮化鋯， 藉由氮化鋯的特性，做為一層阻擋層，希望能減少擴散的產生。最後鍍上一 層鈦金屬，在不同溫度的快速熱退火之後，量測該電容器的電性與物性。實 驗結果顯示摻雜鋯後，會使高介電係數介電層在高溫製程後會有結晶的現象 產生，導致薄膜表面較粗糙；覆蓋一層氮化鋯，可以減少擴散現象的發生， 但如果氮化鋯的厚度不足，還是會有擴散產生。 關鍵字：電晶體、高介電係數、氧化釔、氮化鋯. I.
(3) Abstract As the dimension of metal-oxide-semiconductor field effect transistor (MOSFET) devices continues to scale down, the gate leakage current increases accordingly because the traditional gate oxide gradually approaches its physical limit. Therefore, high-K materials have been proposed to replace SiO2 in the literature. Y2O3 is a promising high-K material because of its high dielectric constant (12-18), wide band gap (5.5 eV), stable thermal stability, chemical compatibility with Si and low lattice mismatch between Y2O3 and Si. However it is easy to form the interfacial layer because of the inter-diffusion between Y2O3 and Si. On the other hand, ZrO2 has also been reported to be a suitable material for gate dielectric layer though it starts to crystallize after high temperature process (ie. low crystallization temperature). Based on the above understanding, Zr is introduced into Y2O3 to form the gate dielectric layer, and ZrN is subsequently deposited to suppress the inter-diffusion. Finally, metal Ti is deposited to form the gate. In this work, electrical characteristics and physical properties have been studied for the samples after rapid thermal annealing at different temperatures. The experimental results show that the Zr-incorporated Y2O3 thin film crystallizes and results in a rougher surface after a high temperature process. Moreover the ZrN layer can suppress inter-diffusion; however, the inter-diffusion still occurs if the ZrN layer is not thick enough.. Keyword：MOSFET, high-K, Y2O3, ZrN. II.
(4) 致謝 最主要感謝的是我的指導教授劉傳璽博士，除了他在一開始答應收我做 他的學生外，在碩班的兩年期間，不論是學業上的知識或是生活上的經驗分 享，皆不吝給予許多指導與分享，也始終抱著耐心與愛心對待學生。再來要 感謝我的共同指導教授阮弼群博士，他除了分享他豐富的知識外，也提供了 許多的實驗器材，使這兩年的實驗能夠順利的進行。在此，再次感謝二位教 授這兩年間的諄諄教誨。 接著要感謝實驗室一同共甘苦的同學(王文奕、鄧筱璇、洪敏惠)、給予 適當輔導的學長(陳彥良、錢彥興、黃證宇、黃易寒)及一起分享喜樂的學弟 妹(鄧榮皓、陳姿含、關口育正)，博班學長徐鴻文。這兩年間，若只有一個 人打拼，那想必是一件很枯燥乏味的事，幸好有這些臭味相投、志同道合、 打屁哈拉的朋友們，讓倍感壓力的研究生生涯，遇到問題能迎刃而解，遇到 困難會兩肋插刀，真的是感謝感謝感感謝。 除了實驗室的朋友之外，也要感謝別的實驗室的學長同學們(傅從順、 陳聖凱、李宗恆、黃秀麗、段憶祖、曹長安、林柏安、張智賢、蔡純芳、吳 育儒、鄭百恩、謝立文、李岳豈、林庭毅、李易宗、吳求文、詹金龍、葉傅 文、黃建州、盧建勳、江宗翰、李昂倖等等)，修課時一起耗費腦細胞，休 閒時一起瞎哈拉，兩年間創造出許多快樂的時光。 最後，當然要感謝我的家人，父親胡震球先生(已過世)和母親劉桂榮女 士，從小到大的所有開銷和生活上的供給，生我育我，此種感謝難以言表。 除了母親之外，祖父胡竟成先生(已過世)、祖母鐘省文女士、外婆徐書廷女 士、叔叔胡震亞先生、姑姑胡惠聰女士(已過世)、胡惠敏女士和胡惠玲女士、 舅舅劉全泰先生、哥哥胡凱傑及所有的堂表兄弟姐妹們，一一陪伴我在成長 的路上，看著我、幫助我的成長，在此致上萬分的感謝。. III.
(5) 總目錄 摘要 .........................................................................................................................I Abstract .................................................................................................................. II 致謝 ...................................................................................................................... III 總目錄 ..................................................................................................................IV 表目錄 ..................................................................................................................VI 圖目錄 ................................................................................................................ VII 第一章 緒論 .......................................................................................................... 1 1.1 電晶體的微縮 .......................................................................................... 1 1.2 高介電係數材料 ...................................................................................... 1 1.3 多晶矽閘極與金屬閘極 .......................................................................... 2 1.4 論文研究方向 .......................................................................................... 2 第二章 文獻探討 .................................................................................................. 3 2.1 金氧半場效電晶體 ................................................................................... 3 2.1.1 金氧半場效電晶體之結構 ............................................................ 3 2.1.2 金氧半場效電晶體之性質與特性 ................................................ 4 2.2 金氧半電容器 .......................................................................................... 7 2.2.1 理想狀態之金氧半電容器 ............................................................ 7 2.2.2 真實情況下的金氧半電容器 ...................................................... 10 2.3 高介電係數材料 .................................................................................... 13 2.3.1 氧化釔薄膜 (Y2O3) .................................................................... 15 2.3.2 氧化鋯薄膜 (ZrO2) ..................................................................... 16 2.3.3 三元高介電係數材料 ................................................................. 17 2.3.4 氧化層堆疊結構 .......................................................................... 20 2.4 金屬閘極 ................................................................................................ 22 IV.
(6) 第三章 實驗設計 ................................................................................................ 24 3.1 實驗設計動機 ........................................................................................ 24 3.2 實驗試片製作及機台介紹 .................................................................... 25 3.2.1 矽基板製備 ................................................................................. 25 3.2.2 薄膜沉積 ..................................................................................... 25 3.2.3 快速熱退火(Rapid Thermal Annealing, RTA) ........................... 27 3.2.4 沉積鋁電極 ................................................................................. 28 3.3 物性量測實驗設備 ................................................................................ 29 3.3.1 X 光繞射儀 ( X-ray Diffractometer, XRD) ................................ 29 3.3.2 原子力顯微鏡 (Atomic Force Microscope, AFM ) ................... 30 3.3.3 穿透式電子顯微鏡 ( Transmission Electron Microscope, TEM ) ............................................................................................................... 31 3-4 電性量測實驗設備 ............................................................................... 32 第四章 結果與討論 ............................................................................................ 34 4.1 電性量測分析 ........................................................................................ 34 4.1.1 電流-電壓(I-V)之電性量測 ........................................................ 34 4.1.2 電容-電壓(C-V)之電性量測 ...................................................... 40 4.2 X 光繞射儀 ( X-ray Diffractometer, XRD)量測分析 .......................... 52 4.3 原子力顯微鏡 (Atomic Force Microscope, AFM )量測分析 .............. 59 4.4 穿透式電子顯微鏡 (Transmission Electron Microscope, TEM )量測分 析………………….………………………………………………………..64 第五章 總結與未來展望 .................................................................................... 68 5.1 電性及物性之分析總結 ........................................................................ 68 5.2 未來展望 ................................................................................................ 69 參考文獻 .............................................................................................................. 70 V.
(7) 表目錄 表 2.1 常見高介電係數材料介電值、能隙、導電帶的偏移量一覽表 ........... 14 表 4.1 四種試片結構，三種退火溫度，外加電壓-1.5 V 時的漏電流(A/cm2) .............................................................................................................................. 34 表 4.2 四種不同試片結構，利用電容值計算出的介電常數和有效氧化層厚度 .............................................................................................................................. 51 表 4.3 利用 AFM 所量測出四個不同結構下的表面粗糙度一覽表 ............... 59 表 4.4 氮化鋯結構下，RTA 溫度 850 ℃，對圖 4.29 五個點 EDS 成份分析 .............................................................................................................................. 65 表 4.5 無氮化鋯結構，RTA 溫度 850 ℃，對圖 4.31 五個點 EDS 成份分析 .............................................................................................................................. 67. VI.
(8) 圖目錄 圖 2.1 金氧半場效電晶體的基本結構示意圖 .................................................... 4 圖 2.2 電晶體的電路符號(a) p 型常關(增強), (b) p 型常開(空乏), (c) n 型常關 (增強), (d) n 型常開(空乏) .................................................................................... 5 圖 2.3 常關型 n 型電晶體之 ID-VD 曲線圖 ......................................................... 6 圖 2.4 金氧半電容器結構示意圖 ........................................................................ 7 圖 2.5 無外加電壓時，溫度固定的情況下(熱平衡狀態)，金屬端和半導體端 的功函數差=0 之理想金氧半電容器的能帶示意圖 ........................................... 8 圖 2.6 理想狀態下 n 型金氧半電容器(a)聚積(b)空乏(c)反轉的三種能帶圖 .. 9 圖 2.7 四種常見陷阱電荷可能存在位置 .......................................................... 11 圖 2.8 笛爾三角型，固定氧化層電荷濃度和氧化溫度或熱退火溫度的關係圖 .............................................................................................................................. 12 圖 2.9 常見高介電係數材料介電值和能隙關係圖 ........................................... 14 圖 2.10 能障的相對示意圖 ................................................................................ 15 圖 2.11 氧化釔薄膜沉積後的 TEM 和成份分析圖.......................................... 16 圖 2.12 氧化鋯薄膜的電容-電壓圖及薄膜結構剖視圖 ................................... 17 圖 2.13 氧化釔鋁薄膜在不同釔含量時，氧、鋁和釔的含量比例圖 ............ 18 圖 2.14 氧化釔鋁薄膜在不同釔含量所量測的漏電流圖 ................................ 19 圖 2.15 氧化釔鋁薄膜不同釔含量下的電阻值 ................................................ 19 圖 2.16 氧化釔鋁薄膜不同釔含量下的介電值 ................................................ 20 圖 2.17 利用氧化釔當做緩衝層，上方再沉積一層氧化鑭，熱處理後形成一 層釔的矽氧化物(Y-silicate) ................................................................................ 21 圖 2.18 氧化鑭薄膜在經過熱製程後，會形成界面層(SiO2)，且氧化鑭會跟矽 產生反應變成鑭的矽氧化物(La-silicate)........................................................... 21 圖 2.19 不同薄膜結構於 1 V 之漏電流和等效氧化厚度的比較圖 ................ 21 VII.
(9) 圖 2.20(a) 氮化鉿/氧化鉿在不同快速熱退火溫度下的電性圖，(b) 氮化鉿/氧 化鉿在不同快速熱退火溫度下所拍攝的 TEM 圖............................................ 23 圖 3.1 本次試驗所製備的試片示意圖 .............................................................. 24 圖 3.2 本次實驗所使用的共濺鍍機 .................................................................. 26 圖 3.3 本實驗所使用的快速熱退火設備 ........................................................... 27 圖 3.4 本次實驗的試片製作流程圖 .................................................................. 28 圖 3.5 本次實驗所使用的 X 光繞射儀 ............................................................. 29 圖 3.6 布拉格定律示意圖 .................................................................................. 30 圖 3.7 原子力顯微鏡之示意圖 .......................................................................... 30 圖 3.8 本次實驗所使用的穿透式電子顯微鏡 .................................................. 32 圖 3.9 小台為量測 C-V 之 Agilent E4980，大台為量測 I-V 之 Agilent B1500A .............................................................................................................................. 33 圖 3.10 量測變溫 I-V 之升溫器......................................................................... 33 圖 3.11 量測電性儀器內部放置試片設備圖 .................................................... 33 圖 4.1 試片結構 Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 在不同退火溫度下之 I-V 圖 .............................................................................................................................. 35 圖 4.2 試片結構 Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 在不同退火溫度下之 I-V 圖 .............................................................................................................................. 35 圖 4.3 試片結構 Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 在不同退火溫度下之 I-V 圖 .............................................................................................................................. 36 圖 4.4 試片結構 Ti/ Y2O3+Zr(3 W)/ Y2O3/ Si(沒 ZrN 層)在不同退火溫度下之 I-V 圖 .................................................................................................................... 36 圖 4.5 RTA 溫度 550 ℃，直流功率 3、6、9 W(不同鋯的摻雜濃度)的 I-V 圖 .............................................................................................................................. 37. VIII.
(10) 圖 4.6 RTA 溫度 700 ℃，直流功率 3、6、9 W(不同鋯的摻雜濃度)的 I-V 圖 .............................................................................................................................. 37 圖 4.7 RTA 溫度 850 ℃，直流功率 3、6、9 W(不同鋯的摻雜濃度)的 I-V 圖 .............................................................................................................................. 38 圖 4.8 直流功率 6 W，RTA 溫度 550 ℃，有或無 ZrN 層的 I-V 圖 ............ 38 圖 4.9 直流功率 6 W，RTA 溫度 700 ℃，有或無 ZrN 層的 I-V 圖 ............ 39 圖 4.10 直流功率 6 W，RTA 溫度 850 ℃，有或無 ZrN 層的 I-V 圖 .......... 39 圖 4.11 試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 時，不同退火溫度下之 (a)C-V 圖 (b)CDF 圖 .......................................................................................... 41 圖 4.12 試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 時，不同退火溫度下之 (a)C-V 圖 (b)CDF 圖 .......................................................................................... 42 圖 4.13 試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 時，不同退火溫度下之 (a)C-V 圖 (b)CDF 圖 .......................................................................................... 43 圖 4.14 試片結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si 時(無 ZrN)，不同退火溫度 下之(a)C-V 圖 (b)CDF 圖 .................................................................................. 44 圖 4.15 在相同 RTA 溫度 550 ℃下，有 ZrN 層之三個不同 DC 功率下之(a)C-V 圖 (b)CDF 圖 ....................................................................................................... 45 圖 4.16 在相同 RTA 溫度 700 ℃下，有 ZrN 層之三個不同 DC 功率下之(a)C-V 圖 (b)CDF 圖 ....................................................................................................... 46 圖 4.17 在相同 RTA 溫度 850 ℃下，有 ZrN 層之三個不同 DC 功率下之(a)C-V 圖 (b)CDF 圖 ....................................................................................................... 47 圖 4.18 比較有或無 ZrN 層下，RTA 溫度 550 ℃所量測之(a)C-V 圖 (b)CDF 圖 .......................................................................................................................... 48 圖 4.19 比較有或無 ZrN 層下，RTA 溫度 700 ℃所量測之(a)C-V 圖 (b)CDF 圖 .......................................................................................................................... 49 IX.
(11) 圖 4.20 比較有或無 ZrN 層下，RTA 溫度 850 ℃所量測之(a)C-V 圖 (b)CDF 圖 .......................................................................................................................... 50 圖 4.21(a) RTA 溫度 550 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si .............................................................................................................................. 53 圖 4.21(b) RTA 溫度 700 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si .............................................................................................................................. 53 圖 4.21(c) RTA 溫度 850 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si .............................................................................................................................. 54 圖 4.22(a) RTA 溫度 550 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si .............................................................................................................................. 54 圖 4.22(b) RTA 溫度 700 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si .............................................................................................................................. 55 圖 4.22(c) RTA 溫度 850 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si .............................................................................................................................. 55 圖 4.23(a) RTA 溫度 550 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si .............................................................................................................................. 56 圖 4.23(b) RTA 溫度 700 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si .............................................................................................................................. 56 圖 4.23(c) RTA 溫度 850 ℃，試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si .............................................................................................................................. 57 圖 4.24(a) RTA 溫度 550 ℃，試片結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN) .............................................................................................................................. 57 圖 4.24(b) RTA 溫度 700 ℃，試片結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN) .............................................................................................................................. 58. X.
(12) 圖 4.24(c) RTA 溫度 850 ℃，試片結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN) .............................................................................................................................. 58 圖 4.25 試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 時，RTA 溫度為(a) 550 ℃(b) 700 ℃(c) 850 ℃時量測之 AFM 圖 ........................................................ 60 圖 4.26 試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 時，RTA 溫度為(a) 550 ℃(b) 700 ℃(c) 850 ℃時量測之 AFM 圖 ........................................................ 61 圖 4.27 試片結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 時，RTA 溫度為(a) 550 ℃(b) 700 ℃(c) 850 ℃時量測之 AFM 圖 ........................................................ 62 圖 4.28 試片結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN 層)時，RTA 溫度為 (a) 550 ℃(b) 700 ℃(c) 850 ℃ 時量測之 AFM 圖 ......................................... 63 圖 4.29 有氮化鋯結構，RTA 溫度 850 ℃，TEM 的切面圖，EDS 分析 1 到 5 ............................................................................................................................ 64 圖 4.30 有氮化鋯結構，RTA 溫度 850 ℃，TEM 的切面圖(放大) .............. 65 圖 4.31 無氮化鋯結構，RTA 溫度 850 ℃，TEM 的切面圖，EDS 分析 1 到 5 ............................................................................................................................ 66 圖 4.32 無氮化鋯結構下，RTA 溫度 850 ℃，TEM 的切面圖(放大) .......... 66. XI.
(13) 第一章 緒論 1.1 電晶體的微縮 當積體電路科技進展到特大型積體電路 (Ultra Large Scale Integration, ULSI) 時，電晶體的體積勢必要開始微縮，一來可以降低成本，再來亦可提 升電晶體性能。而跟隨著摩爾定律 (Moore’s law)，電晶體的尺寸已經邁向了 奈米等級，而當尺寸微縮到一個等級之下時，一些材料上的物理極限，造成 製程上的困難度大大提升。例如在 45 奈米製程下，傳統使用二氧化矽 (SiO2) 做成的閘極氧化層，在尺寸微縮的情況下造成氧化層厚度變薄，當厚度大約 在小於 20 Å 時，漸漸的出現直接穿隧(direct tunneling)的現象，使得漏電流 大大提升，也使得元件的效能因而降低。. 1.2 高介電係數材料 為了改善因為尺寸微縮、造成一些不良的現象，因而改善電晶體性能的 其中幾個方式，除了增加電子元件中電子的遷移率(mobility) 之外，也可增 加元件本身的電容值。本次實驗著重於改善電容值，因為尺寸微縮為必定趨 勢，而當尺寸縮小時，遷移率勢必會下降，就跟在狹窄的空間中移動，會比 較難是一樣的。所以若要使遷移率增加，就要利用不改變電晶體尺寸的方式， 例如應力矽技術(strain silicon)。而在不違反電晶體尺寸微縮的前提下，增加 元件電容值的方法有幾種，一種為減少氧化層厚度，二是增加氧化層的介電 係數(dielectric constant)。如前面提到的，減少氧化層厚度到達材料的物理極 限時，會造成極大的漏電流，所以轉而研究增加氧化層介電係數，將高介電 係數材料(high-K materials) 取代了傳統的二氧化矽，去作成閘極氧化層的材 料。因為在相同的等效氧化厚度(Effect Oxide Thickness, EOT)下，高介電係 數材料的氧化層物理厚度會大於二氧化矽的氧化層，即在有相同的電容值時， 也能減少漏電流的產生。 1.
(14) 1.3 多晶矽閘極與金屬閘極 電 晶 體 的 全 名 叫 做 金 屬 氧 化 物 半 導 體 場 效 電 晶 體 (Metal-Oxide -Semiconductor Field Effect Transistor, MOSFET)。金屬部分為電晶體的閘極， 但在過去幾十年，製作閘極的材料是使用多晶矽 (poly-Si) 取代金屬。因為 在早期時，金屬和氧化層之間的相容性不佳，而利用多晶矽做為閘極材料後， 可使閘極與氧化層的相容性更好，且可利用摻雜技術，改善電容器的性質； 但因過度的摻雜，在高溫製程後會產生擴散現象(dopant penetration)，除了會 導致臨界電壓(threshold voltage)不穩，也會因擴散而形成使元件性能降低的 界面層(interfacial layer)。隨著科技和製程上的進步，可以因應不同需求來選 擇不同的閘極材料，所以在近幾年用回金屬材料做為閘極的研究陸續被發表， 金屬閘極(metal gate) 的阻值低，且不會有空乏的現象，結合高介電係數閘 極氧化層的研究也越來越多。. 1.4 論文研究方向 本論文研究的方向，主要是針對高介電係數材料氧化釔(Y2O3)，摻雜鋯 (zirconium, Zr)當作氧化層，利用鈦(titanium, Ti)做為金屬閘極，以 P 型矽 (p-type Si)做為半導體基板。在閘極和氧化層之間，加上一層氮化鋯(ZrN)， 希望能將氮化鋯層當做阻擋層(capping layer)，藉此抑制擴散現象發生。利用 共鍍技術(co-sputtering) 製成金氧半電容器(MOS capacitor)，再利用儀器去測 量出電容器的電性和物性，電性上分為漏電流量測(I-V)及電容-電壓量測 (C-V 圖)，物性上則是分為 XRD、AFM、TEM 去做量測分析，將針對其漏 電流、電容值及薄膜性質去做討論。. 2.
(15) 第二章 文獻探討 2.1 金氧半場效電晶體 金 氧 半 場 效 電 晶 體 就 是 MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor)，也就是我們口中常說的電晶體。隨著科技的進步，你我生 活周遭許許多多的電子產品，大部分都會運用到電晶體，也因如此，針對不 同的用途及需求，許多電晶體的研究也陸續被發表，例如筆電需要省電，桌 上型電腦想要效能好。本章會從電晶體的構造、特性及機制上，去做一個說 明與介紹。. 2.1.1 金氧半場效電晶體之結構 圖 2.1 所表示的是電晶體的基本結構[1]，中間是構成電晶體最重要的部 分-金氧半電容器(MOS capacitor)，而電晶體即是在金氧半電容器兩旁，多了 汲極(drain)和源極(source)。而汲極和源極的特性(p-type 或 n-type)，決定電 晶體是 p 型電晶體(p-FET)還是 n 型電晶體(n-FET)；而除了汲極和源極外， 金氧半電容器的金屬部分為閘極(gate)，半導體部分則為基極(bulk 或 body)。 基極的特性跟電晶體的特性相反，即若是 n 型電晶體，基極就為 p 型矽；若 為 p 型電晶體，基極就為 n 型矽。圖 2.1 中有顯示為 n+，而不論是 p 或 n， 後面若有“+”，即代表的是摻雜濃度很深的重摻雜。電晶體被研發的初期， 閘極材料是使用金屬材料，但因為遇到一些問題，例如跟氧化層的相容性等 等，所以目前較常使用的材料為多晶矽(poly-Si)，利用濃度較高的摻雜去改 善閘極的導電度，但名稱還是沿用金屬閘極(metal gate)；而閘極下方和半導 體 的 連 接 部 分 為 閘 極 絕 緣 層 (gate insulating layer) ， 或 稱 為 介 電 層 (gate dielectric layer)或氧化層(oxide layer)，其材料早期大多為二氧化矽(SiO2)。近 年來也有許多針對閘極部分，使用回金屬材料，再搭配高介電係數材料做成 的介電層去做的研究被發表，我們會在後面的章節，一一的去做討論。. 3.
(16) 圖2.1 金氧半場效電晶體的基本結構示意圖. 2.1.2 金氧半場效電晶體之性質與特性 電晶體的閘極為輸入端，當對電晶體從閘極輸入一個外加電壓，甚至大 於臨界電壓時，半導體表面將會反轉(inversion)，在汲極和源極之間產生讓 電流流動的通道(channel)。所以當半導體表面尚未反轉形成通道時，我們可 以視電晶體是沒有電流通過的，也就是不會有漏電流產生。上述所描述的電 晶體，可以稱之為常關型電晶體，就是代表在無外加偏壓之下，不會有通道 產生，也可稱為增強型電晶體；相反的若電晶體在外加偏壓為零時就有通道 產生，則稱之為常開型或空乏型電晶體。其針對 n 型和 p 型電晶體的分類及 表示用的電路符號，如圖 2.2 所示。 以常關型 n 型電晶體為例，當電晶體由閘極輸入一個電壓 Vg，而由汲 極輸出的電壓為 VD，基板和源極為接地端( Vsub= Vs=0 )。而由汲極電流 ID 和汲極電壓 VD 所繪出的曲線，如圖 2.3 所示。當給予一個小於臨界電壓 VT. 4.
(17) 的 Vg，由於閘極下方的通道尚未產生，並無電流通過，曲線趨近於零，此 時將之稱為截止區(cutoff region)；而若要使通道產生，必須對閘極施予一個 大於臨界電壓的外加偏壓，即 Vg > VT，當通道存在時，再從汲極輸入一個 小的電壓，此時 ID 和 VD 之間的曲線為線性區(linear region)，此時的線性汲 極電流 ID, lin 為 I D I D , lin n C OX. 2 VD W (V g VT )V D L 2 . (2.1). 公式(2.1)中 μn 是電子遷移率，Cox 化層單位面積的電容值，W 是通道寬度， L 是通道長度，Vg 是閘極外加偏壓，VT 是臨界電壓，VD 是汲極偏壓。. VD. VG. VD. VB. VG. VB. VS. VS. (a). (b). VD. VD. VG. VB. VB. VG. VS. VS. (c). (d). 圖2.2 電晶體的電路符號(a) p型常關(增強), (b) p型常開(空乏), (c) n型常關 (增強), (d) n型常開(空乏). 5.
(18) 而再將汲極電壓增加至當大於汲極飽和電壓時，即 VD > VD, sat，此時 ID 和 VD 之間的曲線為飽和區(saturation region)，此時的飽和汲極電流 ID, sat 為：. I D I D,sat n COX. 2 W (Vg VT ) L 2. (2.2). 公式(2.2)中 μn 是電子遷移率，COX 為氧化層單位面積的電容值，W 是通道寬 度，L 是通道長度，Vg 是閘極外加偏壓，VT 是臨界電壓。 此 ID-VD 三種狀態所繪出的曲線稱為輸出特性(output characteristics)，而 在線性區和飽和區時，由於通道的產生，汲極和源極間有電流通過，此時不 論何種電晶體，都會有漏電流產生。[2]. Linear Region. ID. Saturation region. Cutoff Region. VD. 圖2.3 常關型n型電晶體之ID-VD曲線圖. 6.
(19) 2.2 金氧半電容器 金氧半電容器(MOS capacitor)，即是由金屬(metal)、氧化層(oxide)和半 導體(semiconductor)所組成，如圖 2.4 所示。金氧半電容器分為上下兩個端 點，上端金屬部分的為閘極，底端半導體部分為一個歐姆接觸(ohmic contact) 的電極。金屬和半導體之間為氧化層，其厚度通常以 d 或 tox[3]。金氧半電 容器為金氧半場效電晶體之基本核心，所以金氧半電容器的特性就會影響到 電晶體的好壞，量測金氧半電容器去了解是否適合做成電晶體。本章節將針 對理想及實際上 MOS 元件的特性做介紹與說明，了解 MOS 電容相關特性， 如電壓電容間的特性曲線、氧化層對電晶體的影響等。. Metal tox. Oxide Semiconductor. Ohmic contact 圖2.4 金氧半電容器結構示意圖. 2.2.1 理想狀態之金氧半電容器 理想中的金氧半電容器在沒有外加偏壓時，先假設金屬和半導體的功函 數(work function)一樣，且金屬層和半導體兩者的費米能階(Fermi level)相同， 故金屬、氧化層和半導體三者之間的真空能階也是對齊的，此時電容之狀態 可稱為平帶狀態(flat-band condition)，如圖 2.5 所示。[2] 7.
(20) 真空能階(Evac) 半導體端功函數 (qΦS) 金屬端功函數 (qΦM). EC Ei. EF. EF 金屬 (Metal). p型半導體 (Semiconductor). 氧化層 (Oxide). EV. 圖2.5 無外加電壓時，溫度固定的情況下(熱平衡狀態)，金屬端和半導體端 的功函數差=0之理想金氧半電容器的能帶示意圖 然而當我們對閘極施加一個電壓時，半導體表面的能帶會對於施加電壓 的強度及正負，有不同彎曲的狀況發生，以圖 2.6 來舉例，圖中(a)(b)(c)三個 圖是理想狀態下的 n 型金氧半電容器，在給予閘極外加偏壓時，會產生下列 三種情況發生：[2][4] (1). 聚積(accumulation)： 當給予金氧半電容器閘極一個比零小的負偏壓時 (即當 Vg<0)，金屬層 的費米能階(EF)會往上提升，氧化層和金屬層的界面能帶也會隨之影響而往 上提升。且因為半導體和氧化層之間的能障高度 (barrier height)必需維持不 變，所以半導體表面的導電帶和價電帶會隨著氧化層能帶的上升而被影響向 上彎曲，但半導體的費米能階始終保持一常數定值。此時氧化層與半導體的 交界界面會造成電洞累積，如圖 2.6(a)所示。此時電容器的單位面積電容值 就只包含氧化層的電容而已，如公式(2.3)：. Cacc Cox 8. ox tox. (2.3).
(21) 公式(2.3)中，Cacc 為元件聚積時之電容值，Cox 為氧化層之電容值，εox 為氧化層相對介電常數，tox 為氧化層厚度. 圖2.6 理想狀態下n型金氧半電容器(a)聚積(b)空乏(c)反轉的三種能帶圖 (2). 空乏(depletion) 給予閘極一個小的正偏壓且還沒超過臨界電壓時 (即當 VT>Vg>0)，金 屬層能帶的費米能階會往下掉，相對的氧化層能帶也會隨之下降。而由於半 導體表面與氧化層之間的能障還是不變，所以半導體表面的導電帶、價電帶 就會被影響而向下彎曲。半導體層的費米能階維持一個定值，此時氧化層與 半導體層的交界處，會因閘極的正偏壓排開半導體的電洞而產生空乏區，如 圖 2.6(b)所示。此時元件是氧化層電容與半導體空乏區電容相互串連的，此 時元件電容值如公式(2.4). 1 Cdepl. . 1 1 Cox Csd. (2.4). 公式(2.4)中，Cdepl 為元件空乏時之電容值，Cox 為氧化層之電容值，Csd 為半導體空乏區之電容值. 9.
(22) (3). 反轉(inversion) 最後當給予閘極的電壓一直增加時，增加到超過臨界電壓之正偏壓時 (Vg>VT)，金屬層的費米能階會下降更多，氧化層的能帶也因此受到影響而 會下降更多。當半導體表面與氧化層之間能障高度仍然保持不變，半導體能 帶表面的導電帶和價電帶向下彎曲的幅度就會更大。半導體的費米能階仍為 定值，此時氧化層與半導體的界面會產生電子，如圖 2.6(c)所示。此時反轉 區的電容值為氧化層的電容值，此時電容值如公式(2.5). Cinv Cox . ox tox. (2.5). 2.2.2 真實情況下的金氧半電容器 實際狀態總是沒有理想狀態那麼的完美，還是會有一些缺陷會影響到金 氧半電容器的特性，尤其是在半導體和氧化層之間的界面及氧化層內部，或 是在生成氧化層時，會產生一些不必要的電荷和陷阱。而這些缺陷基本上可 以分為以下四種：氧化層陷阱電荷(oxide trapped charge, Qot)、界面之陷阱電 荷(interface trapped charge, Qit)、固定氧化層電荷(fixed oxide charge, Qf)、移 動式離子電荷(mobile ionic charge, Qm)。圖 2.7 表示以上四種陷阱電荷可能存 在的位置，並且將於下面來介紹。 (1). 氧化層陷阱電荷： 顧名思義，氧化層陷阱電荷大多來自氧化層中的缺陷，例如雜質或是沒 連接到的鍵結。如圖 2.7 所示，氧化層陷阱電荷可存在氧化層中任何位置， 缺陷因捕捉到的電荷決定帶正電或負電，而本身原本是不帶電，所以氧化層 陷阱電荷可能帶正電、負電或是不帶電。氧化層陷阱電荷的產生，大多都是 和製程有關，所以可藉由控制氧化溫度及熱退火(thermal anneal)，降低氧化 層陷阱電荷數。 10.
(23) (2). 界面之陷阱電荷： 界面之陷阱電荷主要位於矽基板與氧化矽的交界處，如圖 2.7 所示。產 生界面 之陷 阱電 荷 的原因 為矽 原子 因 為尚未 完全 氧化 所 形成的 懸空鍵 (dangling bond)，或為元件運作過程中損耗所形成。可以藉著加入氫或氮和 氫的混合氣體 (forming gas)進行低溫熱退火，使未完全氧化的矽原子，和氫 產生鍵結，形成無活性的 Si-H，藉此修補懸空鍵結。或改採用低缺陷密度的 基板 (如(100)晶向的矽基板)進行製程，以降低界面之陷阱電荷的濃度。此 處界面之缺陷電荷可能帶正電也可能帶負電。. 圖 2.7 四種常見陷阱電荷可能存在位置[2][5] (3). 固定氧化層電荷： 固定氧化層電荷位置固定於二氧化矽與靠近矽基板的氧化矽間，主要位 於氧化矽層內部，如圖2.7所示。當矽基板在氧化時，氧原子要想與矽基板 深處的矽原子發生反應，氧原子需穿越已反應的二氧化矽層才有機會，所以 距離表面愈遠的矽原子，會因擴散至矽基板內部的氧原子數量過少，在當氧 化結束時，尚在離子化的矽仍然存在於界面處，使矽產生未完全氧化的現象， 最終形成懸空鍵，所以此處電荷帶正電。1967年B.E. Deal等研究人員提出笛 爾三角形(Deal triangle) [2][6]，如圖2.8所示。圖中是針對p型矽(111)所描繪 出的，n型矽的圖型也差不多類似，圖2.8指出提升氧化溫度或是通入氬或氮 11.
(24) 執行溫度稍低的熱退火，可達到改善減少固定氧化層電荷的效果。 10. D ry O2. Surface-state Charge Density 11 -2 Qf *10 cm. 5. Dry Ar or N2. 0 500. 900. 1300. Temperature (C˚). 圖2.8 笛爾三角型，固定氧化層電荷濃度和氧化溫度或熱退火溫度的關係圖 (4). 移動式離子電荷： 半導體的製程環境皆存在著鹼金屬離子，以鈉和鉀離子為主，在製程中 摻雜進了元件裡，這些鹼金屬離子在氧化層內具有極高的移動性，而移動式 離子電荷就是由這些鹼金屬離子所構成，可存在氧化層中任何位置，如圖 2.7 所示。元件很容易受製程環境影響而被汙染，因離子本身是為正電，所 以移動式離子電荷帶正電。目前業界常用的解決方法有三種： (1) 執行氧化 製程時，加入適當的含氯的氣態化合物 (如：HCl、TCE、TCA)，在矽與二 氧化矽界面處會生成一層捕捉鹼金屬離子的 getter，並中性化鹼金屬離子的 電性； (2) 使用 RCA 清洗 (RCA clean)去除晶圓的雜質及鹼金屬離子； (3) 將磷矽玻璃(Phosphorus Silicate Glass, PSG)作為積體電路內層介電材料 (Inter-Layer Dielectric, ILD)，跟前面提到的用氣態化合物的方式類似，將磷 矽玻璃當作保護層(passivation)，當做 getter 捕捉移動式離子電荷來阻擋鹼金 屬離子繼續滲透。[2] 12.
(25) 2.3 高介電係數材料 電晶體的尺寸越來越小，已經成為一個趨勢，由公式(2.5)來看，要使電 容值增加，一是增加相對介電常數，或著是使氧化層的厚度變薄。再由公式 (2.2)得知，電容值越大，飽和驅動電流也跟著提升，因此電晶體的效能也因 此而提升。所以尺寸微縮是其中一個科技進步的方向。但傳統利用二氧化矽 做為閘極氧化層的電晶體，當尺寸小於一個厚度時(約 2 nm)，會因為直接穿 遂(direct tunneling)而產生巨大了漏電流。而 45 nm 製程的閘極氧化層等效厚 度(Equivalent Oxide Thickness, EOT)則會被限制在 1.3 nm 以下，若再使用傳 統的二氧化矽，勢必會對元件的效能產生強烈的影響，因此改而使用高介電 係數(high-K)材料的文獻越來越多。 高介電係數材料為介電常數大於 3.9(二氧化矽的介電常數)的材料。介電 係數高的材料有許多種，但可以拿來使用當氧化層的，是要符合一些條件的， 除了(1)介電係數要夠高之外，由於是跟矽基板和閘極直接接觸，所以與矽的 (2)熱穩定度(thermodynamic stability)要高、(3)與閘極的相容性也要高、(4) 界面品質(interface quality)要好，再來要能夠承受在高溫製程下，還能維持非 晶狀態(amorphous)，亦即其(5)製程的穩定度要好；(6)崩潰電場值要高；接 著使用高介電係數材料做成的氧化層會被當成絕緣層(insulator)來使用，以降 低漏電流的產生，所以(7)材料的能隙(band gap)值要高。但由學者 J. Robertson 整理出的表 2.1 和圖 2.9 可看出，介電係數和能隙是成反比的，也就是介電 係數越大，能隙值就會降低。當氧化層的能隙值降低，則半導體與氧化層間 的能障(barrier height, ΦB)相對的就會變小，電子就能輕易的跨越能障，因而 形成大量的漏電流，圖 2.10 為能帶圖的相對示意圖。所以一些像 TiO2、SrTiO3 等等，雖然其介電值很大，卻不適合做為氧化層。所以要在介電值和能隙之 間取得平衡也是個關鍵，文獻中常見到的高介電係數材料有 CeO2、Al2O3、 La2O3、HfO2、Y2O3、ZrO2。[7] 13.
(26) 表 2.1 常見高介電係數材料介電值、能隙、導電帶的偏移量一覽表 [7]. 圖 2.9 常見高介電係數材料介電值和能隙關係圖[7]. 14.
(27) ΦΒ EC Eg. EC EF. EF EV. EV. M. O. S. 圖2.10 能障的相對示意圖. 2.3.1 氧化釔薄膜 (Y2O3) 氧化釔薄膜是個很有潛力的高介電係數材料，學者 F. Paumier 和 R.J. Gaboriaud 於 2003 年發表的文獻中指出[8]，氧化釔擁有高的介電常數(12-18)、 大的能隙 (5.5 eV)、熱穩定度高，可以到 2300 ℃都沒結晶發生，與矽的相 容度很高，且氧化釔跟矽的晶格不匹配(lattice mismatch)的程度較低。但氧 化釔在 高溫 退火 過 後，很 容易 在跟 矽 連接的 界面 ，形 成 較厚的 界面層 [8][9][10]。圖 2.11 為氧化釔於 700 ℃沉積在矽基板上，通氧經過 900 ℃熱 退火 2 小時後，利用穿透式電子顯微鏡所拍攝的切面圖。較白色的那一層氧 化矽(SiOX)為沉積時所自然產生的原生氧化層，而氧化矽上面灰色的結構(α layer)為高溫退火後所得到的。藉由旁邊能量散射光譜儀所顯示的成分，可 以知道 α 層就是釔的矽氧化物(Y-silicate)，且圖 2.11 下面放大的小圖中可看 出，α 層有些許結晶的現象產生。. 15.
(28) 圖 2.11 氧化釔薄膜沉積後的 TEM 和成份分析圖[8]. 2.3.2 氧化鋯薄膜 (ZrO2) 氧 化 鋯 薄 膜 優 點 包 括 高 的 介 電 常 數 (~25) 、 有 很 高 的 崩 潰 電 場 (breakdown field)(>5 MV/cm)、較大的能隙(5.16~7.8 eV)[11][12]。氧化鋯出現 在很多研究高介電係數材料的文獻上，代表許多學者都認為氧化鋯很有機會 替代二氧化矽成為新一代的閘極氧化層的材料。文獻中指出，利用氧化鋯薄 膜的元件，每單位面積能量下的陷阱密度為 7.4x1012 cm-2‧V-1[11]。雖然氧化 鋯的熱穩定性不好，很容易會在和矽基板的界面處會產生鋯的金屬矽化物 16.
(29) (Zr-silicide)，雖然這層鋯的金屬矽化物的介電值也高於二氧化矽，但也因為 這一層矽化物的產生，使得元件的效能因此降低[12]，如圖 2.12 所示。. 圖2.12 氧化鋯薄膜的電容-電壓圖及薄膜結構剖視圖. 2.3.3 三元高介電係數材料 前面所提到的高介電係數材料，都是金屬與氧的化合物，即是二元材料。 但高介電係數材料替代二氧化矽當做閘極介電層的研究已經行之有年，到後 期二元材料的文獻到一定的量之後，就有學者想到利用摻雜技術，於二元材 料中摻入第三種材料，會不會有甚麼化學效應產生，所以三元高介電係數材 料的文獻陸續被發表。但不是說摻雜就可以那麼順利的進行，材料之間必須 能互相相容，能夠彌補互相的缺陷，才是有用的三元材料。 學者 K. Matsunouchi 等人於 2009 年所發表的文獻提到[13]，認為要做絕 緣層材料，寬的能隙和高的介電係數是比較重要的。所以文獻上是利用射頻 濺鍍(RF sputtering)製作氧化釔(Y2O3)加上氧化鋁(Al2O3)薄膜，並且量測其物 理性質，並利用金屬-絕緣層-金屬(MIMCAP)和金屬-絕緣層-半導體電容器 17.
(30) (MISCAP)去量測其電性。因為氧化釔的介電值有 15，能隙為 5.6 eV，而雖 然氧化鋁的介電值較低(~9)，但氧化鋁的能隙高達 8.9 eV。該篇作者希望能 夠製作出的氧化釔鋁薄膜可以互補，且釔和鋁都是三價元素，所以結合兩者 元素，可以減少懸空鍵(dangling bond)的產生。圖 2.13 為不同釔濃度下的薄 膜成分比例圖，可以看出當釔含量比率超過 24%時，氧的比例有明顯的下降， 且再透過圖 2.14 看出，釔含量越高會導致漏電流的提升。因此文獻中提到， 這是因為當釔含量上升時，會造成氧空缺(oxygen vacancy)，而這些缺陷導致 了漏電流上升。圖 2.15 也看出當釔的含量超過一個量時，薄膜的電阻值 (electrical resistivity)也會大幅下降。而文中也提到些許的摻雜釔可以擋住漏 電流的路徑(leak path)。文獻中氧化釔鋁薄膜的介電常數成了一個接近線性 的增加，即釔含量越多介電常數越高，如圖 2.16，且氧化釔鋁的能隙為 6.5 eV， 所以氧化釔摻雜鋁是個不錯的絕緣層材料。. 圖2.13 氧化釔鋁薄膜在不同釔含量時，氧、鋁和釔的含量比例圖. 18.
(31) 圖2.14 氧化釔鋁薄膜在不同釔含量所量測的漏電流圖. 圖2.15 氧化釔鋁薄膜不同釔含量下的電阻值. 19.
(32) 圖2.16 氧化釔鋁薄膜不同釔含量下的介電值. 2.3.4 氧化層堆疊結構 當研究遇到一些問題，且改變材料無法得到答案時，就把想法移到了改 變結構上面。於是在此目的下，就開始有不同的有關氧化層堆疊結構的文獻 被發表。K. Nakagawa 團隊分別於 2005[14]與 2008[15]年發表的文獻中提到， 欲使用氧化釔薄膜當做緩衝層(buffer layer)。氧化釔薄膜上面再堆疊一層氧 化鑭(La2O3)，如圖 2.17，目的希望是能夠減少及抑制界面層的生長。氧化鑭 其中一個缺點，就是容易與矽產生反應，會生成氧化矽界面層，因而降低薄 膜的介電值，如圖 2.18 所示。而利用氧化釔雖然也會產生釔的矽氧化物 (Y-silicate)，但釔的矽氧化物的介電值高於氧化矽的介電值，所以整體介電 值不會降太多。結論中也提到，氧化釔緩衝層如期的有效減少界面缺陷和界 面層的生成。圖 2.19 為堆疊結構與單一結構的等效氧化厚度跟漏電流的相 對圖，可以看出堆疊層在等效氧化層厚度是最薄的。. 20.
(33) 圖2.17 利用氧化釔當做緩衝層，上方再沉積一層氧化鑭，熱處理後形成一 層釔的矽氧化物(Y-silicate). 圖2.18 氧化鑭薄膜在經過熱製程後，會形成界面層(SiO2)，且氧化鑭會跟矽 產生反應變成鑭的矽氧化物(La-silicate). 圖2.19 不同薄膜結構於1 V之漏電流和等效氧化厚度的比較圖 21.
(34) 由於氧化鉿和氮化鋯的特性相似，都有高的介電常數、寬的能隙、好的 熱穩定度等等…[16]兩種材料都是實務上很常拿來改善電晶體特性，也常常 放在一起做比較。H.Y. Yu 等人於 2004 年發表的文獻中[17]，利用氮化鉿/氧 化鉿(HfN/ HfO2)的堆疊結構做為閘極介電層。文獻中利用氮化鉿的特性，減 少了擴散產生，進而減少了界面層的生長，且雖然為堆疊結構，但其等效氧 化厚度在高溫製程之後，還是小於 10 Å。文獻中的結構的漏電流約 0.4 A/cm2， 比傳統的多晶矽/二氧化矽(poly-Si/ SiO2)結構，在相同的等效氧化厚度少了 105 個單位量，如圖 2.20(a)所示。而圖 2.20(b)可以看出，在高溫快速退火後 的界面層，幾乎完全沒有甚麼變化，代表成功的抑制界面層的生長，也代表 氮化鉿有效的防止擴散產生。. 2.4 金屬閘極 金氧半電晶體最初期的閘極是使用金屬，如鋁之類的，所以才會被稱為 金屬閘極層，但由於與二氧化矽間不太相容，且金屬對於製程溫度的容忍度 不高，加上隨著相關技術的成熟，例如離子佈植(ion implantation)技術、 自我對準技術(self-aligned)等等，閘極才改成使用多晶矽(poly-Si)當作材料。 多晶矽可以利用摻雜，來控制臨界電壓(threshold voltage)，或著是利用雙重 閘極製程(dual gate process)來改變電晶體的功函數(work function)。但多晶矽 閘極還是遇到了一些問題，像是若對多晶矽閘極施予一個偏壓後，會產生空 乏狀態(poly depletion)，此時元件的特性就會下降。想要對電晶體使用重摻 雜技術，藉此改善空乏現象，但過度的摻雜物會對矽基板產生嚴重的擴散汙 染(dopant penetration)，常見的就是摻硼(boron)時，會產生硼離子穿透(boron penetration)。種種的原因，就有人開始研究再度使用回金屬材料做的閘極， 搭配著高介電係數的材料，試著搭配出最好的組合[18]。. 22.
(35) 圖2.20(a) 氮化鉿/氧化鉿在不同快速熱退火溫度下的電性圖，(b) 氮化鉿/氧 化鉿在不同快速熱退火溫度下所拍攝的TEM圖. 23.
(36) 第三章 實驗設計 3.1 實驗設計動機 利用氧化釔(Y2O3)來研究閘極介電層的文獻，相對於其他材料而言比較 少，而藉由氧化釔摻雜其他元素的文獻也是少之又少。根據前一章的介紹， 氧化釔是一個符合做為高介電係數閘極介電層的材料之一，雖然也會產生反 應形成界面層，但形成的結構多半為釔的金屬矽氧化物(Y-silicate)，因此介 電值不會下降太多。而氧化鋯(ZrO2)為學界或業界常作為討論的材料之一， 加上氧化鋯的材料特性，符合高介電材料優點的項目很多，所以本實驗藉由 氧化釔摻鋯做為我們的氧化層。且利用堆疊結構，希望目標可以減少反應， 抑制界面層的產生。本實驗電容器是利用鈦(Ti)做為電極，而擔心在製程中 可能會產生擴散現象，所以利用兩組試片，一組有在鈦電極和氧化層之間加 一層氮化鋯(ZrN)，氮化鋯在此成為一個阻擋層(capping layer)，希望可以減 少擴散的現象，另外一組則沒有氮化鋯。試著比較有或無氮化鋯層之間的性 質差異，且測量其電性和物性，圖 3.1 為這次實驗所使用的試片示意圖。. 圖3.1 本次試驗所製備的試片示意圖 24.
(37) 3.2 實驗試片製作及機台介紹 3.2.1 矽基板製備 先準備一個做為基板的 P 型矽晶圓，將晶圓浸泡在緩衝氧化層蝕刻液 (Buffer Oxide Etching, BOE (HF+NH4F) )中，將晶圓上的原生氧化物和一些不 必要的雜質給去除掉，將晶圓浸泡一分鐘後將之取出。接著利用去離子水 (deionized water, DI water)將晶圓上殘留的藥劑給清洗掉。接著將晶圓烘乾後， 即完成本次實驗試片的矽基板的準備。. 3.2.2 薄膜沉積 本次實驗所用來沉積薄膜的機台，為共鍍機(co-sputtering system)，如圖 3.2 所示，即是擁有直流濺鍍系統(DC sputtering system)和射頻濺鍍系統(RF sputtering system)。 直流濺鍍系統須要用在導體，所以幾乎都是使用金屬靶材。直流濺鍍系 統是利用兩個相對應的金屬板，施以直流的電壓來產生電漿。而電漿中正離 子會被陰極的負電壓所吸引而加速產生高能量，接著就會對陰極的靶材進行 表面轟擊。因為高能量的離子撞擊到靶材，使得靶材原子獲得能量而逸出表 面，最後沉積於基板上成為所要的薄膜。而射頻濺鍍系統在這次實驗中，則 是使用高介電係數靶材。射頻濺鍍是對陰極和陽極施加交流電壓，使腔體內 形成電漿，電漿中的正離子受到了陰極的負電壓吸引，轟擊陰極的靶材，靶 材的原子受到了正離子的轟擊而逸出靶材表面，最後附著於基板上形成薄膜。 [19] 濺鍍系統的流程為先將腔體中抽真空至高真空狀態，接著通以工作氣體， 通常使用的氣體為氬氣，因為較不易跟材料發生反應，以下為沉積不同薄膜 層，所使用的不同參數介紹。 氧化釔薄膜(Y2O3)：將氧化釔放在射頻靶上，射頻功率為 100 W，鍍率 為 0.195 nm/min，預設薄膜厚度為 3.5 nm，腔體內氬氣和氧氣比例為 20：4。 25.
(38) 氧化釔摻鋯薄膜(Y2O3+Zr)：將氧化釔放在射頻靶上，射頻功率為 100 W， 而鋯放置在直流靶上。直流功率分成三個不同條件來做比較，分別為 3 W、 6 W 和 9 W，鍍率為 0.33 nm/min，預設薄膜厚度為 3.5 nm，腔體內氬氣和 氧氣比例為 20：4。 氮化鋯層(ZrN)：鋯材放置在直流靶上，直流功率為 70 W。腔體內的氣 體改為氬氣和氮氣，流率比為 20：1。鋯會跟氮氣產生反應生成氮化鋯，鍍 率為 6.649 nm/min，預設薄膜厚度為 1.5 nm。 鈦電極(Ti)：將直流靶材換成鈦材料，直流功率為 70 W，腔體內的氣體 只有氬氣，以避免鈦和其他氣體產生反應。氬氣的流率為 20 sccm，鍍率為 7.72 nm/min，預設厚度為 3 nm。. 圖3.2 本次實驗所使用的共濺鍍機. 26.
(39) 3.2.3 快速熱退火(Rapid Thermal Annealing, RTA) 快速熱退火即是在很短的時間之內，完成退火工作。試片在薄膜沉積結 束後，會產生一些缺陷或有雜質進入，而藉由熱退火可以修補這些缺陷，使 材料原子結構排列整齊。而若熱處理之加熱的時間太久，材料間可能會產生 擴散的現象，導致材料性質遭受到汙染破壞，且材料對高溫的忍耐程度為影 響該電容器好壞的條件之一，所以藉由不同溫度的熱退火，藉以了解該材料 的熱穩定度之好壞。圖 3.3 為本次試驗之快速熱退火機。 當試片上的薄膜都沉積完畢後，利用鑽石筆，將試片劃分為四等份，其 中三等份分別進行 550 ℃、700 ℃及 850 ℃的快速熱退火。 550 ℃快速熱退火：於充滿氮氣的腔體中 12 秒鐘升溫至 550 ℃，持續 30 秒，再於充滿氬氣的腔體中，於 2500 秒把溫度降至室溫。 700 ℃快速熱退火：於充滿氮氣的腔體中 12 秒鐘升溫至 550 ℃，持續 3 秒，再於 5 秒鐘將溫度升至 700 ℃，持續 30 秒，再於充滿氬氣的腔體中， 於 2500 秒把溫度降至室溫。 850 ℃快速熱退火：於充滿氮氣的腔體中 12 秒鐘升溫至 550 ℃，持續 3 秒，再於 7 秒鐘將溫度升至 850 ℃，持續 30 秒，再於充滿氬氣的腔體中， 於 2500 秒把溫度降至室溫。. 圖3.3本實驗所使用的快速熱退火設備 27.
(40) 3.2.4 沉積鋁電極 當試片退火後，在試片上覆蓋上含有 100 μm、200 μm、300 μm 的圓形 陣列遮罩(mask)，利用黃光膠帶固定後，利用濺鍍法鍍上鋁。這些鍍上去的 圓形鋁薄膜，當成用以量測試片電性的電極。鍍完鋁電極後，實驗試片即製 作完成。圖 3.4 為製作試片之流程圖。. 基板製備 (清洗P型矽). 沉積薄膜. Y2O3薄膜. Y2O3+Zr薄膜. ZrN薄膜. Ti電極. 裂片 (分成四等份). 快速熱退火. 分別進行 550、700、850Cº 快速熱退火. 沉積鋁電極. 圖3.4 本次實驗的試片製作流程圖 28.
(41) 3.3 物性量測實驗設備 本實驗所使用量測物理性質的機台有檢驗材料 結構的 X 光繞射儀 ( X-ray Diffractometer, XRD)、觀察材料表面粗糙度的原子力顯微鏡 (Atomic Force Microscope, AFM )、可以拍出材料排列結構的穿透式電子顯微鏡 (Transmission Electron Microscope, TEM )，下面會分章節一一介紹這幾種量 測設備。. 3.3.1 X 光繞射儀 ( X-ray Diffractometer, XRD) X 光繞射儀是個可以了解固體材料晶格結構特性的工具，圖 3.5 為本次 量測之 X 光繞射儀。所以本實驗利用 X 光繞射儀去了解高介電材料薄膜的 晶相結構，去探討薄膜是呈現結晶(crystalline)還是非晶(amorphous)狀態。此 儀器將 X 光打入薄膜上，當晶格結構、晶面距離不同，所產生的繞射現象 也會不同。所產生的繞射現象，均須符合布拉格定理(Bragg’s Law). n 2d (h k) ls i n. (3.1). 公式(3.1)中 n 為一個正整數、λ 為 X 光之波長、d 為兩個反射原子之間的距 離、θ 為 X 光入射的角度，即入射角，如圖 3.6 所示。[20]. 圖3.5 本次實驗所使用的X光繞射儀 29.
(42) 圖3.6 布拉格定律示意圖. 圖3.7 原子力顯微鏡之示意圖. 3.3.2 原子力顯微鏡 (Atomic Force Microscope, AFM ) 本研究利用原子力顯微鏡量測試片層與層之間的表面形貌及表面粗糙 度。懸臂式彈簧片上的微小探針，當探針掃描表面時利用其彈簧的形變來獲 得訊號，藉由得到的訊號，可以得知試片的表面粗糙度，通常以平均粗糙度 30.
(43) (Ra)或均方根粗糙度(Rms)來表示。本研究利用原子力顯微鏡觀察薄膜表面 的粗糙度，藉而比較在不同條件下所製備之薄膜粗糙度優劣。原子力顯微鏡 的主要結構可分為懸臂與探針、光電偏移量偵測器、掃描器、回饋系統及顯 像系統五大部分。圖 3.7 為原子力顯微鏡之示意圖。[21]. 3.3.3 穿透式電子顯微鏡 ( Transmission Electron Microscope, TEM ) 圖 3.8 為本次實驗所使用的穿透式電子顯微鏡。TEM 的功用是要來了解 材料內部的結構狀態，所以本實驗利用 TEM 來觀察氧化層內部的結構型態。 拍攝 TEM 必須先將試片打薄，將試片黏在載具上。使用不同顆粒大小的砂 紙去磨薄試片，最後再利用鑽石砂紙，將試片磨出有虹光(利用光學顯微鏡 去觀察)，再利用離子打薄機將試片打到最薄，方可拍出完整的 TEM 照片。 TEM 是將高能量(100 kV-1 MeV) 的電子打在試片上，入射電子會有彈性散 射 (elastic scattering)和非彈性散射 (inelastic scatting)兩種結果產生。產生彈 性散射的電子是由於入射電子與試片內部原子庫倫位能的作用，其能量並沒 有損失，因此藉由彈性散射的電子可以得到薄膜微結構與原子結構。而藉由 非彈性散射電子則是可以得到薄膜結構成份以及鍵結的資料。一般來說，不 一樣鍵結的相同元素，其能量的損失相差約僅僅幾電子伏特而已，被散射出 來的電子通過了能量損失譜儀，因為損耗的能量不一樣，使得被聚焦或者是 被散射到不相同的位置。而目前來說裝配有能量過濾器的高解析電子顯微鏡 扮演了很重要的角色，因為結合了能量損失譜儀以及能量過濾器這兩種技術， 不僅僅可以得到試片內部原子的構造而且還能定量出材料的內部成份和鍵 結的分佈情況。[22]. 31.
(44) 圖3.8 本次實驗所使用的穿透式電子顯微鏡. 3-4 電性量測實驗設備 本實驗利用探針放置在試片上所鍍上的鋁電極上面(如前面章節 3-2-4)， 針對試片進行漏電流和電容值之量測。量測試片之電容值 (C-V curve)是利 用 Agilent E4980 所量測；而量測試片之漏電流特性 (I-V curve)則是利用 Agilent B1500A 所量測得之。接著還會對試片加溫，從室溫每 25 ℃ (300 K) 為一個單位去增加，增加到 125 ℃ (425 K)，將得到的漏電流數據，去探討 該試片之漏電流機制。圖 3.9、3.10、3.11 為量測電性的儀器。. 32.
(45) 圖3.9 小台為量測C-V之Agilent E4980，大台為量測I-V之Agilent B1500A. 圖3.10 量測變溫I-V之升溫器. 圖3.11 量測電性儀器內部放置試片設備圖 33.
(46) 第四章 結果與討論 4.1 電性量測分析 4.1.1 電流-電壓(I-V)之電性量測 從以下的電流-電壓圖(I-V Curve)來討論，漏電流數據是經過量測 30 個 不同的點(不同的金氧半電容器)，取電壓為-1.5 V 的數據，經過統計分析， 去除離群值後所得到數據來做為取得電流-電壓圖的依據，表 4.1 為不同狀況 下試片的漏電流值。由外加偏壓在-1.5 V 來分析，先從有氮化鋯層(ZrN layer) 覆蓋的情況下(圖 4.1-4.3)來看，當退火溫度越高時，其漏電流就越高，推論 薄膜結構在高溫製程下有結晶現象，因此導致漏電流增加。再看沒有氮化鋯 層覆蓋時(圖 4.4)，卻是退火溫度增加時漏電流降低，推測是因為沒有氮化鋯 層阻擋，嚴重的擴散現象形成較厚的界面層(interfacial layer)，因而阻擋了漏 電流。再看同樣的退火溫度下，不同的濺鍍直流功率下(鋯的摻雜濃度不同) 的漏電流(圖 4.5-圖 4.7)，550 ℃時，功率 3 W 的漏電流最小，6 W 和 9 W 的 漏電流幾乎一樣；700 ℃時，漏電流隨著功率上升而增加，850 ℃時，功率 6 W 時漏電流最小，而在功率 9 W 時劇增，這些結果可能要參考物性才能下 結論，但可以猜測漏電流劇增的原因可能跟薄膜結晶有關。最後從有或無氮 化鋯層來分析(圖 4.8-圖 4.10)，550 ℃時，有氮化鋯層的漏電流較小，而 700 ℃和 850 ℃時，沒有氮化鋯層的漏電流卻比較大，應該也是跟嚴重的擴散， 導致界面層變厚有關係。 表4.1 四種試片結構，三種退火溫度，外加電壓-1.5 V時的漏電流(A/cm2) ZrN-3 W. ZrN-6 W. ZrN-9 W. No ZrN-6 W. 550 ℃. 2.60 x 10-7. 7.96 x 10-7. 7.96 x 10-7. 2.68 x 10-6. 700 ℃. 2.07 x 10-7. 5.89 x 10-7. 1.10 x 10-6. 1.69 x 10-7. 850 ℃. 1.05 x 10-6. 9.22 x 10-7. 1.40 x 10-4. 2.96 x 10-7. 34.
(47) Ti10/ ZrN/ Y2O3+Zr / Y2O3 / p-Si -2 -3. 2. Current Density (A/cm). 10. -4. 10. o. 5-ZrN 3W 550 C o 5-ZrN 3W 700 C o 5-ZrN 3W 850 C. -5. 10. -6. 10. -7. 10. -8. 10. -9. 10 10. -10. 10. -11. 10. -12. -3. 2. Capacitor Area = 2.8 x 10 cm -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.1 試片結構Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si在不同退火溫度下之I-V圖 -1. Ti /10ZrN/ Y2O3+Zr / Y2O3 / p-Si. o. 5-ZrN 6W 550 C o 5-ZrN 6W 700 C o 5-ZrN 6W 850 C. -2. 10 2. Current Density (A/cm). -3. 10. -4. 10. -5. 10. -6. 10. -7. 10. -8. 10. -9. 10 10. -10. 10. -11. -3. 2. Capacitor Area = 2.8 x 10 cm -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.2 試片結構Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si在不同退火溫度下之I-V圖. 35.
(48) Ti / 10 ZrN/ Y2O3+Zr / Y2O3 / p-Si 2. o. 5-ZrN 9W 550 C o 5-ZrN 9W 700 C o 5-ZrN 9W 850 C. 1. 10 2. Current Density (A/cm). 0. 10. -1. 10. -2. 10. -3. 10. -4. 10. -5. 10. -6. 10. -7. 10. -8. 10. -9. 10. -10. 10. -3. 2. Capacitor Area = 2.8 x 10 cm. -11. 10. -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.3 試片結構Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si在不同退火溫度下之I-V圖 -2. 10. Ti / Y2O3+Zr / Y2O3 / p-Si. o. 3-No ZrN 550 C o 3-No ZrN 700 C o 3-No ZrN 850 C. -3. 2. Current Density (A/cm). 10. -4. 10. -5. 10. -6. 10. -7. 10. -8. 10. -9. 10 10. -10. 10. -11. -3. 2. Capacitor Area = 2.8 x 10 cm -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.4 試片結構Ti/ Y2O3+Zr(3 W)/ Y2O3/ Si(沒ZrN層)在不同退火溫度下之 I-V圖. 36.
(49) o. 1E-4. 5-ZrN 3W 5-ZrN 6W 5-ZrN 9W. 550 C. 2. Current Density (A/cm). 1E-5 1E-6 1E-7 1E-8 1E-9 1E-10 1E-11. -3. 2. Capacitor Area = 2.8 x 10 cm 1E-12 -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.5 RTA溫度550 ℃，直流功率3、6、9 W(不同鋯的摻雜濃度)的I-V圖. o. 5-ZrN 3W 5-ZrN 6W 5-ZrN 9W. 700 C. 1E-4. 2. Current Density (A/cm). 1E-3. 1E-5 1E-6 1E-7 1E-8 1E-9 -3. 2. Capacitor Area = 2.8 x 10 cm. 1E-10 -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.6 RTA溫度700 ℃，直流功率3、6、9 W(不同鋯的摻雜濃度)的I-V圖. 37.
(50) 10. o. 5-ZrN 3W 5-ZrN 6W 5-ZrN 9W. 850 C. 2. Current Density (A/cm). 1 0.1 0.01 1E-3 1E-4 1E-5 1E-6 1E-7 1E-8 1E-9. -3. 2. Capacitor Area = 2.8 x 10 cm. 1E-10 -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.7 RTA溫度850 ℃，直流功率3、6、9 W(不同鋯的摻雜濃度)的I-V圖. o. 2. Current Density (A/cm). 1E-4. 3-No ZrN 5-ZrN 6W. 550 C. 1E-5 1E-6 1E-7 1E-8 1E-9 1E-10. -3. 2. Capacitor Area = 2.8 x 10 cm -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.8 直流功率6 W，RTA溫度550 ℃，有或無ZrN層的I-V圖. 38.
(51) o. 3-No ZrN 5-ZrN 6W. 700 C. 1E-5. 2. Current Density (A/cm). 1E-4. 1E-6. 1E-7. 1E-8. 1E-9. -3. 2. Capacitor Area = 2.8 x 10 cm -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.9 直流功率6 W，RTA溫度700 ℃，有或無ZrN層的I-V圖. o. 2. Current Density (A/cm). 1E-3. 3-No ZrN 5-ZrN 6W. 850 C. 1E-4 1E-5 1E-6 1E-7 1E-8 1E-9. -3. 2. Capacitor Area = 2.8 x 10 cm -3. -2. -1. 0. 1. 2. 3. Applied Voltage (V) 圖4.10 直流功率6 W，RTA溫度850 ℃，有或無ZrN層的I-V圖. 39.
(52) 4.1.2 電容-電壓(C-V)之電性量測 接著從電容-電壓圖(C-V curve)去做分析，先單獨從同一製程，但經過不 同退火溫度的晶片，所量測出來的 C-V 圖去做討論：從圖 4.11 來看，在 DC 功率 3 W 時，700 ℃退火後的電容值是最高的，再來為 850 ℃，電容值最小 的是 550 ℃，從它的 CDF 圖很明顯的看出，550 ℃的電容值明顯較小。而再 從圖 4.12 的 DC 功率 6 W 時來看，三個退火溫度下的電容值，不論從 C-V 圖 或著 CDF 圖去看，電容值都差不多，但從數據上來看，是 550 ℃的電容值 增加了。接著再從圖 4.13 的 DC 功率 9 W 去看，電容值最高的依舊為 700 ℃， 而 550 ℃和 850 ℃的電容值變得差不多，從數據上去看，700 ℃的電容值增 加了，而 850 ℃的電容值降低了。圖 4.14 顯示，沒有氮化鋯層的電容值在 三個不同的熱退火溫度下，值的大小都差不多。這邊可以下個結論，摻雜鋯 的濃度越多，可以抑制界面層產生，但摻雜鋯後，在高溫退火之後，卻可能 使薄膜產生結晶，因而電容值會一直產生變化。而從單一退火溫度，不同 DC 功率(不同鋯的摻雜濃度)來看：從圖 4.15、4.16 和 4.17 可以看出，DC 功率為 9 W 時的電容值高於 DC 功率 3 W 和 6 W 時，從 CDF 圖更明顯可以 看出差距。可以下個結論，當 DC 功率越大時，即當鋯的摻雜濃度越高時， 會使電容值升高，這個現象可能是鋯的摻雜濃度越高，可以抑制界面層的增 長，因而電容值提升。再來去比較有或無氮化鋯層下的 C-V 圖：沒有氮化 鋯層情況下的薄膜電容值，明顯大於有氮化鋯層情況下的薄膜電容值，從 CDF 圖上看來也是有一大段差距。這可能是因為覆蓋一層氮化鋯層後，氧化 釔摻鋯層和氮化鋯層之間，產生了一些我們不想要的結構層。而從 C-V 圖 上只有最大值的差異，而上升點沒有左右偏移的情況下推斷，這層結構層擁 有比較低的介電值，因而使電容值下降。接著由圖 4.11(a)和 4.12(a)圈起來的 部分可以看到，在 0-5 V 時，曲線的走向為一個斜度，而不是一個平的，且 有的地方會有不規則的翹曲，在其他的 C-V 也可以看到這個現象，那是因 40.
(53) 為邊界缺陷(bonder defect)所產生。[23]. 10. -7. 10. -8. o. 5-ZrN 3W 550 C o 5-ZrN 3W 700 C o 5-ZrN 3W 850 C. 2. Capacitance (F/cm ). Ti / ZrN/ Y2O3+Zr / Y2O3 / p-Si. -3. 2. Capacitor Area = 2.8 x 10 cm -5. -4. -3. -2. -1. 0. 1. 2. 3. 4. 5. Applied Voltage (V) (a). (b). 圖4.11 試片結構Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si時，不同退火溫度下之 (a)C-V圖 (b)CDF圖 41.
(54) o. 10. -7. 10. -8. 5-ZrN 6W 550 C o 5-ZrN 6W 700 C o 5-ZrN 6W 850 C. 2. Capacitance (F/cm ). Ti / ZrN/ Y2O3+Zr / Y2O3 / p-Si. -3. 2. Capacitor Area = 2.8 x 10 cm -5. -4. -3. -2. -1. 0. 1. 2. 3. 4. 5. Applied Voltage (V) (a). (b). 圖4.12 試片結構Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si時，不同退火溫度下之 (a)C-V圖 (b)CDF圖 42.
(55) o. 2. Capacitance (F/cm ). Ti / ZrN/ Y2O3+Zr / Y2O3 / p-Si. 5-ZrN 9W 550 C o 5-ZrN 9W 700 C o 5-ZrN 9W 850 C. -7. 10. -3. 2. Capacitor Area = 2.8 x 10 cm. -8. 10. -5. -4. -3. -2. -1. 0. 1. 2. 3. 4. 5. Applied Voltage (V) (a). (b). 圖4.13 試片結構Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si時，不同退火溫度下之 (a)C-V圖 (b)CDF圖 43.
(56) -6. Ti / Y2O3+Zr / Y2O3 / p-Si. o. 3-No ZrN 550 C o 3-No ZrN 700 C o 3-No ZrN 850 C. 2. Capacitance (F/cm ). 10. 10. -7. -3. 2. Capacitor Area = 2.8 x 10 cm -5. -4. -3. -2. -1. 0. 1. 2. 3. 4. 5. Applied Voltage (V) (a). (b). 圖4.14 試片結構Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si時(無ZrN)，不同退火溫度下 之(a)C-V圖 (b)CDF圖 44.
(57) o. 5-ZrN 3W 5-ZrN 6W 5-ZrN 9W. 550 C. 2. Capacitance (F/cm ). 1E-7. 1E-8 -3. 2. Capacitor Area = 2.8 x 10 cm -4. -2. 0. 2. 4. Applied Voltage (V) (a). (b). 圖4.15 在相同RTA溫度550 ℃下，有ZrN層之三個不同DC功率下之(a)C-V 圖 (b)CDF圖 45.
(58) o. 5-ZrN 3W 5-ZrN 6W 5-ZrN 9W. 2. Capacitance (F/cm ). 700 C. 1E-7. 1E-8 -3. 2. Capacitor Area = 2.8 x 10 cm -4. -2. 0. 2. 4. Applied Voltage (V) (a). (b). 圖4.16 在相同RTA溫度700 ℃下，有ZrN層之三個不同DC功率下之(a)C-V 圖 (b)CDF圖 46.
(59) o. 5-ZrN 3W 5-ZrN 6W 5-ZrN 9W. 850 C. 2. Capacitance (F/cm ). 1E-7. 1E-8. -3. 2. Capacitor Area = 2.8 x 10 cm -4. -2. 0. 2. 4. Applied Voltage (V) (a). (b). 圖4.17 在相同RTA溫度850 ℃下，有ZrN層之三個不同DC功率下之(a)C-V 圖 (b)CDF圖 47.
(60) o. 3-No ZrN 5-ZrN 6W. 2. Capacitance (F/cm ). 550 C. 1E-7. -3. 2. Capacitor Area = 2.8 x 10 cm -4. -2. 0. 2. 4. Applied Voltage (V) (a). (b). 圖4.18 比較有或無ZrN層下，RTA溫度550 ℃所量測之(a)C-V圖 (b)CDF圖. 48.
(61) 1E-6. o. 3-No ZrN 5-ZrN 6W. 2. Capacitance (F/cm ). 700 C. 1E-7. 1E-8. -3. 2. Capacitor Area = 2.8 x 10 cm -4. -2. 0. 2. 4. Applied Voltage (V) (a). (b). 圖4.19 比較有或無ZrN層下，RTA溫度700 ℃所量測之(a)C-V圖 (b)CDF圖. 49.
(62) 1E-6 o. 3-No ZrN 5-ZrN 6W. 2. Capacitance (F/cm ). 850 C. 1E-7. 1E-8 -3. 2. Capacitor Area = 2.8 x 10 cm -4. -2. 0. 2. 4. Applied Voltage (V) (a). (b). 圖4.20 比較有或無ZrN層下，RTA溫度850 ℃所量測之(a)C-V圖 (b)CDF圖. 50.
(63) 表 4.2 為利用電容值，所計算出的氧化層介電常數(dielectric constant)和 有效氧化層厚度(Effective Oxide Thickness, EOT)。先從有氮化鋯結構去看， 當鋯的含量增加時，即直流功率增加時，介電常數會跟著增加，原因應該是 由於氧化鋯(ZrO2)本身的介電值高，所以當鋯的含量增加時，形成氧化鋯的 機率也增加，相對的介電常數也會增加。而從有或無氮化鋯結構時去作分析，沒 有氮化鋯結構的介電常數高達了 30 多，這可能是因為沒有氮化鋯層時，由於擴散 導致鈦電極可能反應形成了二氧化鈦(TiO2)。而從表 2.1 可以看出，二氧化鈦的介 電常數高達 80，因此拉高了薄膜結構的介電常數。. 表4.2 四種不同試片結構，利用電容值計算出的介電常數和有效氧化層厚度 Dielectric Constant 550 ℃ 700 ℃ 850 ℃. No ZrN 33.61 30.72 31.22. Zr 3 W 5.61 9 7.24. Zr 6 W 6.93 8.04 7.4. Zr 9 W 10.15 12.93 9.47. Zr 6 W 3.93 3.39 3.68. Zr 9 W 2.69 2.11 2.88. EOT (nm) 550 ℃ 700 ℃ 850 ℃. No ZrN 0.81 0.89 0.87. Zr 3 W 4.86 3.03 3.77. 51.
(64) 4.2 X 光繞射儀 ( X-ray Diffractometer, XRD)量測分析 將 XRD 所量測出來的結果，搭配 JCPDS-ICDD 協會所提供的資料去做 比對，以了解薄膜的狀態，包括結晶程度、是否有界面層 (interfacial layer) 的產生等。根據 JCPDS card 得之，在 2θ 在 30°左右時有峰值(peak)產生，表 示薄膜結構有結晶現象；則 2θ 在 50°~55°左右時產生 peak，則是表示有界面 層的生成。 由圖 4.21 的(a)(b)(c)三張圖得知隨著退火溫度的升高，2θ 在 50°~55°的 峰值有減少，但 2θ 在 30°左右在 850 ℃卻有些許峰值；而圖 4.22 和圖 4.23， 三種不同的退火溫度來看，在 50°~55°的峰值有減緩，但 30°左右的峰值卻 有較嚴重的趨勢。所以從圖 4.21、圖 4.22 和圖 4.23 去做對照，可以看出當 直流靶功率(DC power)越大(即代表 Y2O3+Zr 中的 Zr 含量越多)時，在越高溫 度退火後，high-K 層會開始有結晶的現象發生，但界面層的生成較減緩。再 看圖 4.24，當沒有氮化鋯層(ZrN layer)覆蓋時，明顯看的到在圖 4.24 (c)時， 峰值有明顯的變大。這可以推論說當退火溫度上升時，會有嚴重的擴散產生， 因此界面層也明顯的變厚。而拿圖 4.22 和圖 4.24 比較時(做有或無氮化鋯層 覆蓋的比較)，雖然在 850 ℃時，很明顯圖 4.22(c)(有氮化鋯層覆蓋的時候)， 2θ 在 50°~55°左右時的峰值小很多，但卻在 2θ 等於 25°左右時，也有些許的 peak 產生，在這邊推判應該是釔的矽氧化物會產生另一種晶格方向的結晶。 [24][25][26]. 52.
(65) Intensity(Arb. Unit). Al/Ti(3nm)/ZrN(1.5nm)/ Y2O3+Zr(3W)(3.5nm)/Y2O3(3.5nm)/Si o. RTA:550 C Si YSi2 1. o. 0.5. o. 0.3 20. 30. 40. 50. 60. o. 70. 80. 2(Degree) (a). 圖4.21(a) RTA溫度550 ℃，試片結構Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si Al/Ti(3nm)/ZrN(1.5nm)/ Y2O3+Zr(3W)(3.5nm)/Y2O3(3.5nm)/Si. Intensity(Arb. Unit). o. RTA:700 C Si. 1. o. 0.5 0.3 20. 30. 40. 50. 60. 70. o. o. 80. 2(Degree) (b). 圖4.21(b) RTA溫度700 ℃，試片結構Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si. 53.
(66) Al/Ti(3nm)/ZrN(1.5nm)/ Y2O3+Zr(3W)(3.5nm)/Y2O3(3.5nm)/Si. YSi2. Intensity(Arb. Unit). o. RTA:850 C Si. Y2 O3. 1. o. 0.5 0.3 20. 30. 40. 50. 60. o. o. 70. 80. 2(Degree) (c). 圖4.21(c) RTA溫度850 ℃，試片結構Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si Al/Ti(3nm)/ZrN(1.5nm)/ Y2O3+Zr(6W)(3.5nm)/Y2O3(3.5nm)/Si Intensity(Arb. Unit). o. RTA:550 C Si 1. 0.5 0.3 20. 30. 40. 50. 60. 70. o. o. o. 80. 2(Degree) (a). 圖4.22(a) RTA溫度550 ℃，試片結構Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si. 54.
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