複晶矽鍺與MILC在低溫複晶矽薄膜電晶體上之應用---子計畫I:複晶矽鍺在新穎結構低溫複晶矽薄膜電晶體上之應用(II)Poly-SiGe Technology and Novel Structure for Low Temperature TFT Application (II)

行政院國家科學委員會專題研究計畫 期中進度報告

子計畫一:複晶矽鍺在新穎結構低溫複晶矽薄膜電晶體上之

應用

中 華 民 國 92 年 5 月 30 日

複晶矽鍺與 MILC 在低溫複晶矽薄膜電晶體上

之應用(1/3)─子計畫一:複晶矽鍺在新穎結構低

溫複晶矽薄膜電晶體上之應用

執行期限：91 年 8 月 1 日至 92 年 7 月 31 日

計劃編號: NSC

91-2215-E-110-019

計劃主持人:中山大學物理研究所 張鼎張 教授

一、中文摘要

本計畫將以三年時間，研究探討複晶矽鍺（poly-SiGe）在低溫

複晶矽薄膜電晶體上的應用，並做成新結構複晶矽薄膜電晶體。以本

實驗室自行組裝之超高真空化學氣相沈積系統（UHV/CVD）成長

poly-SiGe 或利用植入（implant）SiGe 方式做為超薄通道複晶矽薄

膜 電 晶 體 的 汲 極 /源 極 以 降 低 阻 值 提 升 導 通 電 流 以 及 抑 制 kink

effect，或在閘極兩端選擇性成長 poly-SiGe spacer 形成 GOLD

（Gate-Overlap LDD）結構，以降低電晶體漏電流及提高導通電流，

並嘗試做成小尺寸探討可靠度的問題。

第一年將建立超高真空化學氣相沈積系統選擇性沈積 poly-SiGe 的

資料庫，探討基板材料、壓力、溫度、氣體流量及氣體種類等製成因

子對選擇性的影響，並以薄膜測厚儀、SEM、TEM 等方式分析選擇性

成長厚度、速率等參數。第二年我們將著重在複晶矽鍺應用在低溫複

晶矽薄膜電晶體的製作，同時作電性分析，探討不同的 poly-SiGe 選

擇性成長條件以及成長厚度對薄膜電晶體特性的影響，找出最佳的源

極/汲極厚度或 spacer 寬度。第三年則將複晶矽鍺應用在小尺寸（<

1μ

m）薄膜電晶體的製作，探討其短通道效應及可靠度的問題，包括

臨界電壓、導通電流、載子遷移率、kink effect 的變化等。

Abstract

In this project, the applications of polycrystalline silicon germanium (poly-SiGe) on low temperature thin-film transistors (TFTs) are investigated in three years. The poly-SiGe film is deposited by the UHV/CVD (Ultra-high Vacuum Chemical Vapor Deposition) system installed by our laboratory. Novel ultra-thin channel poly-Si TFTs using SiGe film as the source/drain are fabricated. It is expected that this novel structure TFT exhibits reduced source/drain resistance, higher ON current and better kink effect endurance. A novel GOLD (Gate-Overlap LDD) TFT with SiGe spacer formed by selectively-growth technology is also proposed and fabricated. This structure is effective in decreasing leakage current and increasing ON current.

In the first year, the database of deposition selectively-growth SiGe film by UHV/CVD system is constructed. The influences of substrate material and deposition conditions (pressure, temperature, gas flow and gas sort) on the selectivity are discussed. The growth rate and the thickness of deposited film are also analyzed by -stepper, SEM, and TEM. In the second year, we will focus on the fabrication of novel poly-Si TFTs with SiGe films. The output characteristics of devices with different thickness of SiGe source/drain or SiGe spacer are carefully studied and compared. To investigate the dimensional effects of our novel structures, small dimension TFTs with various channel geometries are fabricated in the third year. The variation of subthreshold swing, threshold voltage, carrier mobility and floating body effect along with the decreasing channel dimension are observed. By comparing to the conventional small dimension TFTs, the improvements of kink effect endurance of

novel TFTs are discussed. Finally, the reliability issues of the novel TFTs are also addressed.

Keywords：poly-SiGe, kink effect, GOLD

二、緣由與目的

近年來複晶矽薄膜電晶體越來越受到重視，相較於非晶矽薄膜電

晶體，複晶矽薄膜電晶體有較大的導通電流，以及與 MOS 的製成相

容，這在液晶顯示器的應用上一則可以可縮小電晶體面積而提高透光

率（aperture ratio）

，一則可以用複晶矽薄膜電晶體作週邊之驅動電路

（driving circuit），以降低生產成本。為了使顯示器切換速率提高，

必須要求複晶矽薄膜電晶體有較好的導通電性（如提高導通電流、抑

制 kink effect 等）

，然而漏電流太大是複晶矽薄膜電晶體的致命傷， 實

際顯示器上應用要求每片圖素（pixel）的漏電流必須小於 1pA，因此

如何降低溫度製作低漏電、高導通電流的複晶矽薄膜電晶體乃是當前

重要的研究課題。在本計畫中，我們提出數種結構利用複晶矽鍺在低

溫複晶矽薄膜電晶體上的應用來提升電晶體的特性。

一、Raised-S/D TFT

已有不少文獻指出，降低複晶矽薄膜電晶體通道層(channel layer)

的厚度，可有效的改善導通特性，如載子遷移率提升，導通電流增加，

降低臨界電壓，降低次臨界撥動，漏電流變小等，但降低厚度會使汲

極與源極端的電阻值上升而影響電晶體的導通電流，在本計畫中，我

們首先提出 Raised-S/D 的結構來降低汲極與源極端的電阻值，改善複

晶矽電晶體的導通特性及降低漏電流等，但卻不需要額外的光罩，節

省成本。此結構的基本組成如圖（一）所示，在圖（一）中我們可以

看到，在電晶體源極/汲極部分，利用本實驗室自行組裝之超高真空

化學氣相沈積系統選擇性的沈積，在氧化層上不沈積而在複晶矽上沈

積的特性，選擇性地將複晶矽鍺成長在汲極/源極上，使汲極/源極端

的厚度變厚，而中間通道部分仍然維持薄的複晶矽，不需要額外的光

罩即可達成。

二、SiGe Spacer TFT

由於漏電流是複晶矽薄膜電晶體一大致命傷，而漏電流又與通道

汲極端橫向電場有關係，橫向電場越大，漏電流則越大，為了降低漏

電流，不少文獻報告指出做成 LDD（lightly-Doped Drain）結構，亦

即在閘極兩端形成 spacer 的形式，可以降低汲極端的橫向電場而達到

降低漏電流的目的，但由於此結構有個偏移層（offset）在汲極/源極

與閘極間，造成導通電流也隨偏移層寬度增加而下降的情況，為了降

低漏電流但使導通電流不至於下降太多，有人提出 Gate-overlap LDD

（GOLD）結構來改善此問題，如此 on/off 電流比率可以提高，但此

等結構的上級 metal gate-electrode 並無法與下面的 poly-gate 作有效的

自我對準（self-alignment），元件尺寸縮小時，會產生問題，亦有人

提出利用 poly-spacer 的方式來作 Gate-overlap，但仍需要以活性離子

蝕刻方式定義出 spacer，可能會有 plasma damage 的問題。

本計畫提出第二種新結構，如圖（二）所示，乃利用複晶矽鍺選

擇性的沈積在以已定義出的複晶閘極上，由於源極/汲極上的氧化層

未去除，所以在源極/汲極上區域不會沈積，複晶矽鍺只會沈積在已

定義出的複晶閘極上以及沿著側壁成長而達到選擇性成長的目的，控

制成長時間可控制 spacer 寬度，由於這是自我對準的成長方式，且不

需要額外的光罩，有製成簡單，節省成本的優點。

三、結果與討論

1. 圖三是複晶矽鍺薄膜電晶體（SiGe RSD TFTs）的 TEM 剖面圖，

圖中所示，通道厚度約為 20 nm，汲極與源極上的複晶矽鍺薄膜

約為 100 nm，所以整體汲極/源極厚度約為 120 nm。選擇性複晶

矽鍺只有在暴露出來的 Si 上沈積，而不會在間隙壁 oxide 上面沈

積，如圖所示。

2. 圖四則是另一個新穎結構的 TEM 剖面圖，圖中所示，複晶矽鍺

僅長在複晶矽閘極周圍四周，而不會沈積在其他地方，與前一個

結構所成長的條件是相同的，所以厚度約為 100 nm，如此，我們

可以直接製作 LDD 結構的電晶體而不需要多一道的光罩，節省

成本。

3. 圖五及圖六是個別為通道厚度為 50nm 及 20nm 時 SiGe RSD TFTs

的電壓電流曲線圖，所示為汲極電壓為 5V 及 0.1V 特性，從圖中

看出，新穎結構的複晶矽薄膜電晶體（SiGe RSD）可以有效的提

升導通電流，並且降低漏電流，傳統結構因為有較薄的複晶矽層

─汲極/源極電阻大，故導通電流沒有新結構大，且在漏電區時，

由於傳統電晶體有較大的汲極電場，所以漏電流較大。這些皆以

新結構可以改善。此外，對於 20nm 的通道長度有較好的電流電

壓的特性。

圖七是 SiGe spacer TFTs 的電壓電流曲線圖，所示為汲極電壓為

5V 時的特性，圖中可看出用新穎的結構電晶體，漏電流隨著 VG

的上升而比較平緩些，這是因為 LDD 區的汲極電場較小的原因，

但導通電流較傳統電晶體來的小些，但整體的 On/Off 比率還是比

傳統的電晶體大。

Oxide Poly-Si Gate Oxide Poly-Gate Poly-SiGe Poly-SiGe Poly-SiGe 圖一、 新穎複晶矽薄膜電晶體(SiGe Raised S/D)，通道厚度約為 20 nm，而複晶 矽鍺汲極/源極厚度怎約為 120。 Oxide Poly-Si Gate Oxide Poly-Gate

n

-n

n

n

圖四、TEM 剖面圖，由圖中可看出閘極周圍已經覆蓋一層複晶矽鍺，而且是自 我對準，不需要額外的光罩。

圖五、電壓電流曲線圖，此為通道厚度為 50nm 的結構。由圖中看出，新結構的 電晶體(SiGe Raised S/D)可以效降低漏電流，提升導通電流，使 On/Off 比率上升。

圖六、電壓電流曲線圖，此為通道厚度為 50nm 的結構。由圖中看出，新結構的 電晶體(SiGe Raised S/D)可以效降低漏電流，提升導通電流，使 On/Off 比率上升。

Vg(V) -10 -5 0 5 10 15 20 I d (A) 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 Conventional TFT, Vd=0.1V Conventional TFT, Vd=5V SiGe RSD, Vd=0.1V SiGe RSD, Vd=5V W/L=10m/10m W/L=10m/10m Vg (V) -5 0 5 10 15 20 25 30 I d ( A ) 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 Conventional, Vd=0.1V Conventional, Vd=5V SiGe RSD, Vd=0.1V SiGe RSD, Vd=5V Gate drive, V_g - V_th (V) -10 -5 0 5 10 15 Dr ain c ur ren t, I d (A) 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 Conventional SiGe spacer, LDD~1x1013 SiGe spacer, LDD~5x1014 W/L = 10m/10m V_d = 5 V (a)

圖七、電壓電流曲線圖，由圖中看出，新結構的電晶體(SiGe LDD TFTs)可以有 效降低漏電流，雖然導通電流有些微的下降，不過 On/Off 的比例卻提高了，顯 示此種結構的確能降低漏電流。