行政院國家科學委員會補助專題研究計畫成果報告
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※ 深次微米 MOSFET 穿遂漏電流, ※
※ 鎖定及靜電放電之研究 (II) ※
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計畫類別：▓個別型計畫 □整合型計畫
計畫編號：NSC 88－2215－E－009－049
執行期間：88 年 8 月 1 日至 89 年 7 月 31 日
計畫主持人：陳明哲
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
執行單位：國立交通大學電子工程學系
中 華 民 國 89 年 8 月 24 日
行政院國家科學委員會 專題研究計畫成果報告
深次微米 MOSFET 穿遂漏電流，鎖定及靜電放電之研究(II)
Tunneling Leakage, Latch-up, and ESD in Deep Submicron
MOSFETs(II)
計畫編號：NSC 88-2215-E-009-049
執行期限：88 年 8 月 1 日至 89 年 7 月 31 日
主持人：陳明哲教授 國立交通大學電子工程學系
一、中文摘要 本計劃深入研究深次微米 MOSFET’s 可靠性的三項重要課題：穿隧漏電流，靜 電放電及電路鎖定，在穿隧漏電流方面， 進行（1）建立物理解析式陷井輔助穿隧模 式以解釋並重現不同溫度下實驗數據；（2） 將口袋型及反穿透離子佈植最佳化以控制 基座穿隧漏電流；及（3）利用三維蒙地卡 羅模擬軟體亂數產生薄氧化層內部陷井分 佈以與穿隧所引致漏電流增加和介電破壞 做一連結並重現實驗結果。鎖定和靜電放 電方面則（1）建立物理解析模式以重現高 溫磊晶式 CMOS 鎖定實驗數據；及（2）將 靜電放電保護結構人體及機器模式故障電 壓、過高應力電流脈衝故障實驗以及電熱 故障模式加以整合做一密切關聯。 關鍵詞：穿隧漏電流 氧化層崩潰 深次微 米 靜電放電 鎖定 超大型積體電路 Abstr act T h e p r o j e c t w i l l e x t e n s i v e l y investigate the three important topics concerning the deep submicron MOSFET’s reliability : Tunneling Leakage, ESD, and Latch-up. To be performed for the tun nel ing leaka ge iss ue are (1) Construct a physically-based analytic trap-assisted tunneling model in order to explain and reproduce the experimental data at differenttemperatures;(2)Optimize the pocket and anti-punchthrough implant dosage/energy and angle in processes aiming to control the bulk tunneling leakage,and (3)Use a three-dimensional Monte-Carlo simulator to generate randomly the trap distribution in ultra -thin oxides and make a linking to the stress induced-leakage current SILC and the dielectric breakdown in processes. For the remaining two topics,
we will (1)establish a new
physically-based model to reproduce the high-temperature latch-up data in epi-CMOS ;and (2)make a concise linking between the ESD HBM and MM mode failure voltages, the EOS current pulse failure experiment and the electro-thermal failure model.
Keywor ds: Tunneling Leakage, Oxide breakdown, Deep Submicron, ESD, Latch-up, VLSI 二、緣由與目的 我國的半導體工業正穩健的向深次微米之 路邁進，現階段已漸次具備 0.18 µm 級的 量產能力，今年底可將技術層次推向預定 的 0.13µm 或更為保守的 0.15µm 製程。然 現階段可靠性問題如應力引致漏電流 (SILC)，軟崩潰(Soft Breakdown)，直接 穿透(Dir ect Tunneling)等嚴重困擾國內半 導體工業界，且隨著製程技術的 scaling， 上述議題越來越重要。
三、研究方法與成果 (1)機率路徑(percolation path): 由於因時變化的介電崩壞是一個包含隨機 產生陷阱與路徑形成的行為，要建立完整 的模型也必須包含說明陷阱產生機制的物 理模型以及描述隨機行為的統計模型。文 獻中兩套經常被引用的模型、因為分別採 用不同的物理與不同的統計模型，這使得 兩者之間的實驗數據無法進行比較。對 此、我們針對統計模型部分進行參數相關 性的研究，發現解析式統計模型與蒙地卡 羅透析模型參數間有明顯的相關性，說明 參數值的選擇應該將此相關性列入考慮以 保證不同模型間的一致性。蒙地卡羅透析 模型雖然在解釋本質崩壞統計結果的面積 及厚度效應上有不錯的表現，然而，需要 很長的計算時間則是其缺點，有鑑於此， 建立一個解析式的經驗公式有其實際應用 上的需要。同時、以此本質經驗公式為基 礎，配合``等效厚度薄化''與兩區域競爭觀 念，更可將公式進一步推廣應用至異質崩 壞的部分，除了原本的計算快速特性之 外，經由配適實驗數據萃取所得的參數， 可用以評估介電層品質的優劣、製程中所 受到的傷害程度等。至此，一套完整而實 用並可同時應用於本質與異質崩壞區的統 計模型已然成功地被建立。加入''等效厚度 薄化''觀念的蒙地卡羅透析模型被用來驗 證前述模型，在驗證過程中，由模擬的結 果發現，解釋統計數據還需要注意樣本的 數量，特別是在異質崩壞的部分，有限的 樣本數限制之下，在累進損壞率圖中的最 小資料點的解釋也要審慎、保守，也就是 說，這(些)資料可能並不具有統計上的意 義。 (2)應力引致漏電流(SILC): 本實驗室研究群已成功完成以照光技巧得 到 NTα t0.5 關係式，此加速劣化因素之應統 一"unique"可提列為一大議題。此方法將刊 在 8 月 IEEE TED 2000 年，並延伸 NTα t0.5 關 係式應用在 SILC 及 TDDB 上，同時，我們 在 8 月將此想法完成 paper 提至 IEEE TED。 (3)軟崩潰(Soft Breakdown): 目前本研究群在軟崩潰的議題上，對其根 本之物理機制已深入了解，已具有相當豐 富成果與研究經驗，並已發表一篇 paper 在 7 月 APL 2000 年，被評定為"a nice paper" 以及深受國際肯定。 (4)直接穿透(Direct Tunneling): 在量子穿透漏電流的部分，雖然將之列入 可靠性議題的範疇可能引發爭議，但由於 介電層的電流傳導主要藉由量子穿透效 應，即使有高電場加速劣化產生的陷阱輔 助，其導通模型的建立，仍需側重對量子 物理的了解。因此，建立穿透漏電流的解 析公式可視為對任何劣化下的介電層導通 機制探討的基礎。首先、針對{P}型複晶矽 閘{P}通道金氧半電晶體中的電洞進行解 析公式的推導。透過解析公式可以清楚了 解電洞分布在各量化後次能帶的比例以及 各次能帶電洞對穿透漏電流的貢獻。這部 分的研究旨在補足文獻中僅針對電子所做 的類似分析。在{P}型複晶矽閘{P}通道金 氧半電晶體中，當閘極氧化層厚度降至大 約 3 毫微米或更薄時，電洞穿透漏電流在 沒有導帶電子穿透漏電流的情形下、將超 過價帶電子穿透漏電流成為主要的穿透漏 電流。另一方面、將前述解析公式稍作修 改，可進一步應用於閘-汲極重疊區域的穿 透漏電流分析，當閘極氧化層厚度降至 2 毫微米，這部分的漏電流將因為平帶電壓 的差別造成邊緣漏電流大於通道區域漏電 流以及閘極引致汲極漏電流，成為關態下 電晶體的主要漏電流成分。透過解析公式 萃取出邊緣漏電流發生區域的寬度大約是 60 埃。 (5)ESD/Latdup: 在 EOS/ESD 及 Latch-up 方面，完成了高
溫 latch-up 研究（以 5 個不同 epi 厚度及 4 個不同 n-p 間距為參數的 testkey）。最近漸 次完成 EOS/ESD 保護結構之高電流暫態量 測、故障量測及物理機制導出解釋實驗結 果。 四、結論與討論
1.2000 IEDM 接受發表一篇 Edge Hole Tunneling 論文.
2.1999 年 9 月迄目前,共發表九篇論文.
五、參考文獻
[1] Huan-Tsung Huang, Ming-Jer Chen, Jyh-Huei Chen, Chi-Wen Su, Chin-Shan Hou, and Mong-Song Liang, “Monte-Carlo sphere model for “effective oxide thinning” induced extrinsic breakdown,” International Conference on Solid
State Devices and Materials, Ext. Abs., pp.
320-321, September 1999(Tokyo).
[2] Ming-Jer Chen, Huan-Tsung Huang, Jyh-Huei Chen, Chi-Wen Su, Chin-Shan Hou, and Mong-Song Liang, “Cell-based analytic statistical model with correlated parameters for intrinsic breakdown of ultra-thin oxides,” IEEE
Electron Device Letters, vol.20, pp. 523-525,
October 1999.
[3] Huan-Tsung Huang, Ming-Jer Chen, Jyh-Huei Chen, Chi-Wen Su, Chin-Shan Hou, and Mong-Song Liang, “Monte Carlo sphere model for “effective oxide thinning” induced extrinsic breakdown,” JJAP, pp. 2026-2029, April 2000. [4] Ming-Jer Chen, Ting-Kuo Kang, Chuan-His Liu, Yih J. Chang, Kuan-Yu Fu, “Oxide thinning percolation statistical model for soft breakdown in ultrathin gate oxides,” Applied
Physics Letters, pp. 555- 557, July 2000.
[5] Ming-Jer Chen, Ting-Kuo Kang, Chuan-His Liu, Yih J. Chang, Kuan-Yu Fu, “Forward gated-diode measurement of filled traps in high-field stressed thin oxides,” IEEE Trans.
Electron Devices, pp. 1682-1683, August 2000.
[6] K. N. Yang, H. T. Huang, M. J. Chang, C. M. Chu, Y. S. Chen, M. J. Chen, Y. M. Lin, M. H. Yu, S. M. Jang, C. H. Yu, M. S. Liang, “A physical model for hole direct tunneling current in p+ poly-gate pMOSFETs with ultrathin gate oxides,” IEEE Trans. Electron Devices, November 2000 (accepted).
[7] K. N. Yang, H. T. Huang, M. J. Chang, C. M. Chu, Y. S. Chen, M. J. Chen, Y. M. Lin, M. H. Yu, S. M. Jang, C. H. Yu, M. S. Liang, “Edge direct tunneling (EDT) induced drain and gate leakage in ultrathin gate oxide MOSFETs,”
SSDM(Sendai, Japan), August 2000(accepted).
[8] Huan-Tsung Huang, Ming-Jer Chen, “A novel sphere-based statistical model for local oxide thinning induced gate oxide breakdown,”
SSDM(Sendai, Japan), August 2000(accepted).
[9] K. N. Yang, H. T. Huang, M. J. Chen, Y. M. Lin, M. H. Yu, S. M. Jang, C. H. Yu, M. S. Liang, “Edge hole direct tunneling in off-state ultrathin gate oxide p-channel MOSFETs,”
N-Well VG < 0 P+ IHDT IS/D IG=-(IHDT+IVET) P+Poly SiO2 -IVET P + IB≅IVET 0 0.3 0.6 0.9 1.2 1.5 -2 -1 0 1 2 3 Experiment Simulation 2.0 nm 1.3 nm 1.75 nm V G (V) Ca p ac it an ce ( µ F /c m 2 ) 10-8 10-7 10-6 10-5 10-4 10-3 10-2 10-1 100 -3 -2.5 -2 -1.5 -1 -0.5 0 Hole C u rr ent ( A/cm 2 ) V G (V) 1.23 nm 1.85 nm 2.16 nm P+-Poly / pMOSFET 2.16 nm 10-9 10-7 10-5 10-3 10-1 101 -3 -2.5 -2 -1.5 -1 -0.5 0 -I G I S/D IB C u rr e n t ( A/c m 2 ) VG (V) 1.85 nm 1.23 nm 10-22 10-21 10-20 10-19 10-18 10-17 10-16 10-15 1 10 100 1000 S id ( A 2 /H z) Frequency (Hz) 1 _ f HBD SBD SILC Fresh -4 -3 -2 -1 0 1 2 10-2 10-1 100 101 102 103 ln [-ln (1 -F )]
Time to Breakdown (Sec) 8000 um2 2500 um2}Exp. Model n BD= 3 t ox , = 1.0 nm ln [-ln( 1-F )]
Time to Breakdown (Sec) -4 -3 -2 -1 0 1 2 100 101 102 103 : T SBD : T HBD (B=7x1017 cm-1.8 C -0.6) n BD= 4 t ox , = 0 nm 0.0 1.0 2.0 3.0 -3 -2 -1 0 1 2 3 If ( pA ) V G (V) V G (V) If ( p A ) I f (illumination time=0 s) I f (illumination time=1020 s) I f (illumination time=120 s) I f (illumination time=420 s) I f (Fresh) F-N stress Qe=0.22 C/cm 2 1.6 2.0 2.4 2.8 -0.4 -0.2 0 0 0.05 0.1 0.15 0 200 400 600 800 1000 V ol ta g e S hi ft ∆ V G ( V )
Illumination Time (Sec) Experiment (Q e=0.22 C/cm2) 1017 1018 1019 0.1 1 10 Experiment Nox=1.62x10 18 Qe 0.5 Q e (C/cm 2 ) Nox ( c m -3) -7 -6 -5 -4 -3 -2 -1 0 0 20 40 60 80 100 120 140 V G ( V ) Time (Sec) VG ( V ) Time (Sec) -6 -5.9 -5.8 -5.7 -5.6 0 10 20 30 40 50 T SBDT HBD THBD Ec VG VB VB=-3V P-well n+ n+ light VG=1V t t oTox 0 A Soft Breakdown Hard Breakdown Fig.2 Fig1 Fig.3 Fig.4 Fig.5 Fig.6 Fig.7 Fig.8 Fig.9 Fig.10 Fig.11
