行政院國家科學委員會補助專題研究計畫成果報告
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※矽鍺源/汲極金氧半電晶體及電感在射頻應用之研究 ※
※A Study on SiGe Source/Drain MOSFET and Inductor ※
※ for RF Applications ※
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計畫類別：特約研究人員專題研究計畫
計畫編號：NSC89-2215-E009-050
執行期間： 88 年 8 月 1 日至 89 年 7 月 31 日
計畫主持人：張 俊 彥 教授
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
執行單位：國立交通大學電子研究所
中 華 民 國 89 年 10 月 31 日
矽鍺源/汲極金氧半電晶體及電感在射頻應用之研究
A Study on SiGe Source/Drain MOSFET and Inductor for RF
Applications
計劃編號:NSC89-2215-E009-050 執行期間 : 88/08/01 89/07/31 主持人: 張俊彥 教授 交通大學電子研究所一、中文摘要 在本研究計畫中, 先以超高真空化學分 子束磊晶之選擇性磊晶成長技術研製矽鍺 p+-n 淺接面源/汲極, 並研究在不同成長條 件與製程溫度下之電子特性, 以及相對應 的硼雜質濃度對深度的曲線也做了詳細的 分析。除此之外, 我們也研製並發展金屬矽 化物製程並將之應用到矽鍺磊晶層上, 並 以各種精密的材料分析來研究矽化物反應 機制,以完成下年度計劃中 SiGe RFCMOS 製程模組之技術整合。 另外,本計劃亦將以三年時間研究發 展相容於互補型金氧半電晶體技術之高效 能電感製程，並探討其特性。首先我們將 利用已成熟之鋁導線製程技術製作不同結 構之電感，並分析電感特性與結構之關 係。我們也將研究將銅導線與低介電係數 材料結合，運用於電感之製作，並探討其 對電感特性之影響。經由本計劃之執行， 我們將能夠對矽基板上之電感從結構到製 程材料有完整之研究。這對高頻電路的應 用有重大的意義。 關鍵詞：矽鍺、淺接面、超高真空化學分 子束磊晶、金屬矽化物、電感 Abstract
In this project, strained boron-doped Si 1-xGex layer was selectively deposited by ultra
high vacuum chemical molecular epitaxy (UHVCME) to form shallow p+-n junction suitable for raised source/drain MOSFET applications. Detailed electrical characterizations were performed. In addition, the Co silicide on SiGe layer was studed, the reaction machanism was analyzed by X-ray
diffraction, AES, SEM, SIMS, and so on. The Co silicide process suitable raised SiGe source/drain MOSFET fabrication has been developed this year.
To obtain high quality factor inductors compatible with modern CMOS technology also is the goal of this project. First, we will use the mature Al metal process to fabricate inductors with different structures and analyze its characteristics. Based on theses Al inductors, we will combine Cu metal and low dielectric constant materials to fabricate Cu inductors and analyze their effects on the inductor. By executing this project, we will obtain a thorough understanding of inductor structure, process materials, and their relations, witch will be very meaningful for the application on high frequency circuit.
Keywords: SiGe, shallow junction,
UHVCME, silicide, inductor
二、緣由與目的 因 CMOS 製程具有高集積度、低成本與 省電的特性，使其在個人行動通信設備要 求迷你、輕量與低耗電的條件下，有無比 的競爭力。然而，Si-MOSFET 元件本身存在 著很大的寄生被動元件效應，如閘極電 阻、接面空乏電容、汲極電導… 等等，這 些因素都會造成其高頻特性變差。如要改 善 MOSFET 之 RF 特性， 必須作一些細部的 分析及製程方面的改善以探討影響寄生效 應的成分。 為了降低雜訊，轉換電導（gm）必須 增加，閘極及汲極的電阻也必須降低。故 必須引進金屬矽化物的製程。此計畫將進 一步分析 Nfmin、ＦＭＡＸ、ＦＴ對經過特殊製 程改善之後的改變。在元件尺寸縮小的同
時，為避免短通道效應，源 /汲極必須保 持淺接面;但此時金屬矽化物製程將消耗 部分的矽而導致漏電流增加。本計畫將結 合矽與矽鍺選擇性磊晶成長技術，利用超 高真空化學氣相沈積系統在閘極與源/汲 極選擇性成長一層矽磊晶供金屬與矽反應 時的消耗層，同時可降低閘極電阻。在 PMOS 方面，因矽鍺的能隙寬較矽窄，使金屬與 矽鍺間的位障降低，如在金屬矽化物與矽 基板間成長一層矽鍺磊晶，可進一步降低 源/汲極的接觸電阻。 在 CMOS 製程中，因為矽基板之低電阻 值造成的能量耗損，以及傳統鋁導線的電 阻，使得製作在矽基板上的電感品質因數 較三五族材料基板上的電感低許多；此外 由於平面電感與基板間的寄生電容，使得 此電感電容系統存在一共振頻率，限制了 電感可以操作的頻率範圍。根據目前國內 外的研究，在降低基板耗損方面,可利用高 阻值係數之矽基板,或是矽-絕緣層基板 (SOI)來克服；而在降低電感電阻方面，則 可利用多層金屬的結構來提高金屬層的等 效厚度，或是利用低電阻係數之金屬材 料。而為了提高共振頻率，有人利用微機 械製程將電感架空；或利用超厚的二氧化 矽層降低電感與基板間之寄生電容。為相 容於 CMOS 製程，本計劃中之電感部份將致 力於三個主要目標:(1)設計不同之電感結 構，探討其與電感特性之關係，藉以提高 電感之品質因數。(2)改變傳統電感材料， 降低電感之電阻。(3)利用低介電係數絕緣 材料，降低平面電感與矽基板間的寄生電 容，提高共振頻率。藉此得到一相容於 CMOS 製程之高品質電感。 三、研究方法
A Raised SiGe S/D MOSFET 相關製程
為研究 Raised Si/SiGe Source/Drain 對 MOSFET 元件特性之影響，計劃第一年度 已設計各種測試結構，來量測矽鍺磊晶之 片電阻及接觸電阻。並利用二極體結構來 探討矽鍺源/汲極與矽基版接面之特性。實 驗上，以 N 型六吋矽晶片為基板，首先沉 積 300nm 之氧化層，並開出各種不同大小 之矽窗;晶片清洗後，利用超高真空化學分 子束磊晶系統選擇性成長 100 nm 厚之矽 鍺層。然後沉積 200 nm 之 TEOS 作為絕緣 層 。 在 開 出 接 觸 窗 後 ， 濺 鍍 TiN/Al-4%Cu/TiN/Ti 做金屬連接線。以 HP4145B 參數分析儀量測電子特性, 其中片電阻值 利用 TLM 及 CBKR 的方法萃取出來, 接觸電 阻藉由 TLM 及 Kevin Cross 結構量得, 最 後利用 SIMS 量測擴散深度。 B 金屬矽化物製程 本計畫研究鈷與矽或矽鍺形成金屬矽 化物之反應機制，同樣利用超高真空化學 分子束磊晶系統完成矽鍺磊晶, 晶片清洗 後, 再濺鍍 17 nm 的鈷金屬層,。針對不同 的退火條件（溫度，時間）與磊晶方法（不 同鍺含量，是否 cap Si）。利用四點探針， X 光繞射儀，歐傑電子顯微鏡等來分析金屬 矽化物的片電阻值，相變化情形，矽鍺磊 晶 relax 的程度，鍺的分佈變化等。 C 電感元件 因螺旋電感之品質係數（Q Factor）與 進入矽基板之磁力線有密切關係，在本計 畫中，我們試圖阻止電感之磁力線進入矽 基板，藉此提高 Q 值。我們設計了三種不 同結構之螺旋電感，金屬寬度為 5µm、厚 度為 1µm，結構一為一正常結構之螺旋電 感，結構二為上下串連但方向相反之二線 圈，結構三為上下並連，方向亦為相反， 其結構分別如圖一 三所示。 四、結果與討論
A Raised SiGe S/D MOSFET 相關製程
圖四為 SiGe 二極體之 I-V 特性,因鍺原 子會造成矽鍺磊晶與矽基版間介面的差排 缺陷,使漏電流隨鍺含量而增加。另外,在高 電流時,Si0.86Ge0.14 二極體具有最高的順向 電流,說明了金屬與矽鍺接面間的低接觸電 阻所造成的低串聯電阻結果。在理論上,金 屬與半導體介面之位障決定了其接觸電阻 值 , 已 知 矽 鍺 之 能 隙 寬 隨 鍺 之 增 加 由 1.12eV 變化至 0.66eV,使得金屬與 p 型矽
鍺 間 之 蕭 特 基 位 障 (SBH) 降 低 。 如 : p-Si0.86Ge0.14之 SBH 較 p-Si 低了 0.07eV, 因 此有效降低其接觸電阻。由圖五可知接觸 電阻確 實隨鍺 增加而 降低, 當鍺含量達 14%時可得 4.8µΩ-cm2 的低接觸電阻,但鍺 含量增至 20%時,接觸電阻上升至高電阻值, 乃因矽與矽鍺介面之嚴重差排造成。 為研究矽與矽鍺之介面差排,我們量測 矽鍺磊晶層之片電阻(圖六)。對矽而言,片 電阻值隨電阻寬度縮小而降低,導因於較 寬之磊晶區易使差排延伸而增加了電阻 值。相對地,對鍺含量為 9%及 14%之樣本而 言,其片電阻反隨寬度縮減而增加,則導因 於 field oxide edge 的 undercut,當矽鍺成長 時,差排及缺陷便由 undercut 區延伸至整個 主動區。但在鍺含量高時(Ge=20%),矽與矽 鍺之介面差排比 undercut 效應嚴重,又使得 片電阻值隨電阻寬度縮小而降低。 最後研究以矽鍺磊晶層為硼擴散源之接 面深度,如圖七所示,因硼之擴散係數在矽 鍺與矽之接面區域會降低,所以矽鍺較矽 磊晶具有較淺之接面深度,說明了矽鍺可 應於 CMOS 製程之源/汲極淺接面技術。 B 金屬矽化物製程 圖八說明 Co/SiGe 層在不同退火溫度 下之片電阻值,在 500o C 時,因 Co/SiGe 有 相 對 阻 值 較 低 的 CoGe 相 的 形 成 , 使 Co/SiGe 之阻值低於 Co/Si。反之,在 600o C 及 700o C 時,其阻值高於 Co/Si,乃因鍺析 出於表面,同時高阻值之 CoSi 開始形成,由 X 光繞射分析可知 Co/Si 在此溫度下已開 始形成 CoSi2。再者,對未摻雜樣品經 700 o C 的退火處理後,其片電阻已開始降低,但硼 摻雜之樣品其阻值仍高,導因於硼與鍺會堆 積於 Co/SiGe 反應介面(圖九),阻礙 CoSi2 的形成。最後,經 800o C 及 900o C 退火處理 後,所有樣品之片電阻皆降至 10 Ω/o,此時 CoSi 已 完 全 轉 換 為 CoSi2 。 然 而 ,Co/Si0.86Ge0.14 的 片 電 阻 再 度 增 加 於 1000o C 後, 顯示 Co/SiGe 的結塊現象比 Co/Si 嚴重。 由於矽鍺與矽基版的晶格常數不同,當 矽鍺與上層之鈷反應時其磊晶會鬆弛, 晶 格鬆弛將使在 X 光繞射圖中的矽鍺特性峰 偏移並靠近矽特性峰(如圖十),由偏移量可 知其鬆弛之程度,在 700o C 時,未摻雜樣品 之偏移角為 0.07o ,而硼摻雜之樣品其偏移 角為 0.04o ,證明了硼原子會緩和矽鍺的內 部張力,進而降低其張力鬆弛的程度。 C 電感元件 在本計畫中，我們利用不同的結構來 抑制電感磁力線進入矽基板的量，藉以提 高 Q 值，由高頻散射參數導出其電感及 Q 值，其結果如圖一 三所示，我們發現結構 三之 Q 值頻率範圍較大，而其共振頻率與 電感值亦較結構一、二為大。由實驗結果 我們看出藉由上下方向相反之二線圈，的 確 可 抑 制 電 力 線 進 入 矽 基 板 ， 使 得 Q Factor 以及共振頻率的範圍明顯增加，而 Q 值的增加有可能是因電感並聯使電阻下 降所產生之效應，以及進入基板電磁線量 減少所共同造成，如何分離此二效應將由 後續之計畫繼續研究。 五、參考文獻
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圖一、正常結構之螺旋電感。 圖二、上下串連但方向相反之螺旋電感。 圖三、上下並連，方向相反之螺旋電感。 圖四、Si/SiGe 二極體之 I-V 特性。 Voltage (V) -5 -4 -3 -2 -1 0 Cur ren t (A) 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3 10-2 10-1 Si Si0.91Ge0.09 Si0.86Ge0.14 1000x1000µm2
圖五、金屬與矽鍺間之接觸電阻。 圖八、Co/SiGe 經退火處理後之片電阻。
圖六、矽鍺之片電阻與電阻寬度之關係。 圖九、Co/SiGe 經 900oC 後之 TEM 圖。
圖十、Co/SiGe 經 RTA 後之 Si 與 SiGe 圖七、以矽鍺為硼擴散源之接面深度。 的 XRD peak。 Ge mole fraction 0.00 0.04 0.08 0.12 0.16 0.20 ρ(C µΩ -cm 2) 2 4 6 8 10 12 14 16 18 20 22 24 TLM CBKR Line Width(µm) 1 10 100 S he et R es is tan c e( Ω /s quare.) 200 300 400 500 600 700 800 100 Si Si0.91Ge0.09 Si0.86Ge0.14 Si0.8Ge0.2 Depth (nm) -20 0 20 40 60 80 Boron Concentr a tion ( c m -3) 1017 1018 1019 1020 x = 0 x = 0.09 x = 0.14
Epi layer Si Substrate
RTA Condition: 950oC,20sec.
RTA Temperature (oC) 300 400 500 600 700 800 900 1000 1100 S h e e t R e si st a n ce ( Ω/sq r. ) 0 50 100 150 200 250 300 x=0.09 (B-doped) x=0.14 (B-doped) x=0.09 (undoped) x=0.14(undoped) Si 2 θ (degree) 67.0 67.5 68.0 68.5 69.0 69.5 70.0 Int ens it y (a .u .) 100 101 102 103 104 105 106 107 108 109 1010 Si0.86Ge0.14 Boron~1X1019 cm-3 as-deposition RTA 500oC RTA 700oC RTA 900oC
Si(400) peak at 69.12o SiGe(400)
68.22o 68.25o 68.26o Totally consumed
