防護線對高速數位信號在板級的電磁干擾影響探討

國

立

交

通

大

學

電機學院 電機與控制學程

碩

碩

碩

碩

士

士

士

士

論

論

論

論

文

文

文

文

防護線對高速數位信號在板級的電磁干擾影響探討

Investigations of the Effect of the Guard Trace of Digital High-Speed on Board-level EMI

研 究 生：蔡政憲

指導教授：吳霖堃 博士

胡竹生 博士

中

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中

中 華

華

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華 民

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國

國

國 九

九

九

九 十

十 八

十

十

八

八

八 年

年

年

年 六

六

六

六 月

月

月

月

防護線對高速數位信號在板級的電磁干擾影響探討

防護線對高速數位信號在板級的電磁干擾影響探討

防護線對高速數位信號在板級的電磁干擾影響探討

防護線對高速數位信號在板級的電磁干擾影響探討

Investigations of the Effect of the Guard Trace of Digital High-Speed on Board-level EMI

研 究 生：蔡政憲 Student：Cheng-Hsien Tsai

指導教授：吳霖堃 博士 Advisor：Dr. Lin-Kun Wu

胡竹生 博士 Dr. Jwu-Sheng Hu

國 立 交 通 大 學

電機學院 電機與控制學程

碩 士 論 文

A Thesis

Submitted to Institute of Electrical and Control Engineering

College of Electrical Engineering

National Chiao Tung University

in partial Fulfillment of the Requirements

for the Degree of Master

in

Electrical and Control Engineering

May 2009

Hsinchu, Taiwan, Republic of China

防護線對高速數位信號在板級的電磁干擾影響探討

防護線對高速數位信號在板級的電磁干擾影響探討

防護線對高速數位信號在板級的電磁干擾影響探討

防護線對高速數位信號在板級的電磁干擾影響探討

研究生：蔡 政 憲 指導教授：吳 霖 堃 博士

胡 竹 生 博士

國 立 交 通 大 學 電 機 學 院 電 機 與 控 制 學 程 碩 士 班

摘 要

近年來科技進步，一日千里，產品為了可攜性，產品輕、薄、短小以

及操作速度快發展。加上電子資訊產品已廣泛的受大眾使用，各地區對 EMC

問題也愈重視，因此『電磁相容』的問題在未來越來越重要。

本論文以在 Ethernet Switch PCB 設計時常使用的二層板、操作頻率

為 125MHz，探討高速數位訊號快速切換時所造成的電磁干擾、電流迴流路

徑及訊號完整性等問題，藉由使用 Guard trace、終端技巧以及修補電流迴

流路徑的方式，來抑制、減輕操作頻率上的雜訊。除此之外，本論文藉由

簡單地計算輻射效率方式，對所導入的對策是否有效可得到一量化的比較

值。

Investigations of the Effect of the Guard Trace of Digital High-Speed

on Board-level EMI

Student：Cheng-Hsien Tsai Advisor：Dr. Lin-Kun Wu

Dr. Jwu-Sheng Hu

Degree Program of Electrical and Computer Engineering

National Chaio Yung University

ABSTRACT

In recent years, the technology has made great progress. The design

tendency towards light, flimsy, small technology products and therefore

the portable and quick operation features of these technology products

become very important. In addition, the electronic technology products

are in widespread use by population. Many regions also take the EMC

issue seriously. Therefore, the electromagnetic compatibility issue

becomes more and more important in the future.

In this thesis, we design a two-layer PCB operating at a clock rate of

125MHz. The purpose of this thesis is to investigate the electromagnetic

interference issue caused by the fast-changing of high-speed digital

signal, return current path, and signal integrity. Using guard trace, the

termination technology, and repairing return current path to suppress and

mitigate the electromagnetic interference. Besides, this thesis calculates

radiation efficiency to compare the effect of each inducted

誌

誌

誌

誌

謝

謝

謝

謝

工作多年後深覺在實務工作的背後欠缺著理論基論，因此重回校園是我多年的心 願，在這段時間當中受到師長、同學、公司主管以及同事的鼓勵和支持，讓我收穫良多。 要感謝的人有許多，首先，最感謝的是我的論文指導教授－吳霖堃教授，在無數的 週末假日中，在他不厭其煩、深入淺出及耐心教導之下，不管是學識上、工作上甚至人 生哲理上受益良多，在此致以最深沈的謝意。 其次，要感謝同事們在這段時間的互相支援協助、鼓勵及實驗設備製作、器材出借 等幫忙，得以讓我的課業順利完成，在此再次跟你們的說聲謝謝您。 最後，特別感謝我的父親、母親及太太，在這段時間內能夠體諒我在工作及課業二 頭忙情況下，給予我全力的支持、陪伴、包容與關心，讓我可以全心全力衝刺於工作、 課業上，謹將此成果與他們分亨。

目

目

目

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錄

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錄

錄

中文摘要 中文摘要 中文摘要 中文摘要---i 英文摘要 英文摘要 英文摘要 英文摘要---ii 致謝 致謝 致謝 致謝---iii 目錄 目錄 目錄 目錄---iv 表目錄 表目錄 表目錄 表目錄---vi 圖目錄 圖目錄 圖目錄 圖目錄---ix 第一章 第一章 第一章 第一章 緒論緒論緒論緒論---1 1-1 研究動機---1 1-2 電磁干擾的嚴重性---2 1-3 台灣廠商對 EMI 所面臨的問題---2 第二章 第二章 第二章 第二章 EMCEMCEMCEMC 及及及及 EMIEMI 在EMIEMI在在在 PCBPCBPCBPCB 產生的原因簡介產生的原因簡介產生的原因簡介---4 產生的原因簡介 2-1 EMC 的發展概要---4 2-2 何謂 EMC---4 2-3 電磁干擾三大要素---6 2-4 EMC 限制值規格及測試場地要求---7 2-4-1 EMC 限制值規格---7 2-4-2 EMC 測試場地要求---11 2-5 PCB EMI 產生的原因---15 2-5-1 瞬變電流---15 2-5-2 被動零件高頻特性---15 2-5-3 高頻迴流路徑---16 2-6 造成電磁干擾的種類---18 第三章 第三章 第三章 第三章 EMCEMCEMCEMC 對策介紹對策介紹對策介紹---22 對策介紹 3-1 微帶線---22 3-2 高頻信號迴流路徑---23 3-3 防護線---26 3-4 阻抗匹配---29 3-5 信號完整性---34 第四章 第四章 第四章 第四章 實驗方法及量測數值討論與分析實驗方法及量測數值討論與分析實驗方法及量測數值討論與分析實驗方法及量測數值討論與分析---37 4-1 測試板子及量測方法、環境介紹---37 4-2 串聯終端電阻值及輻射效率估算---43 4-2-1串聯終端電阻值估算---43 4-2-2 輻射效率值估算---44

4-3 信號線長對 EMI 的影響---47

4-4 信號線旁有無 Guard trace 對 EMI 的影響---50

4-4-1 Guard trace 上只有頭尾二端各一個 GND VIA 時對 EMI 的影響---50

4-4-2 Guard trace 上每隔 1/20λ打一個 GND VIA 時對 EMI 的影響---54

4-5 信號迴流路徑對 EMI 的影響---59

4-5-1 信號線旁無 Guard trace 時---59

4-5-2 離信號線旁 10mils 加上 Guard trace 時---65

4-6 信號線有無加串聯終端前後對 EMI 的影響---68

4-7 信號之Slew rate ON/OFF & Driving current 大小對 EMI 的影響---74

第五章 第五章 第五章 第五章 結論結論結論結論---78 5-1 實驗心得---78 5-2 未來研究方向---79 參考文獻 參考文獻 參考文獻 參考文獻---80

圖目錄

圖目錄

圖目錄

圖目錄

圖 1-1 各階段對解決 EMC 問題時可用對策及費用成本曲線圖---3 圖 2-1 電磁相容性法規的要求測試範圍---6 圖 2-2 電磁干擾的三大要素---7 圖 2-3 解決電磁干擾問題的主要方法及其分類---7

圖 2-4 FCC part15 Subpart B CE & RE 輻射限制值規格圖---9

圖 2-5 CISRP22 CE & RE 輻射限制值規格圖---10 圖 2-6 RE 開放測試場地俯視圖---12 圖 2-7 RE 開放測試場地仰視圖---12 圖 2-8 信號迴流路徑分佈情形---19 圖 3-1 微帶線結構及其電磁場分佈情形---22 圖 3-2 高低頻信號迴流路徑示意圖---24 圖 3-3 高頻信號迴流路徑被切割時迴流示意圖---24 圖 3-4 高頻信號迴流路徑被切割時利用電阻修補示意圖---25 圖 3-5 高頻信號迴流路徑被切割時利用 Layout 修補示意圖---26 圖 3-6 信號線旁加 Guard trace 後,對電場的影響---27 圖 3-7 使用 Guard trace 時的使用方法---28 圖 3-8 串聯終端電路連接圖---30 圖 3-9 並聯終端電路連接圖---31 圖 3-10 戴維寧終端電路連接圖---32 圖 3-11 交流終端電路連接圖---33 圖 4-1 測試板子架構圖---38 圖 4-2 測試板子線路圖---39

圖 4-3 Board1 信號線長分別為 7cm 及 3cm @NO Guard trace 正面圖---40

圖 4-4 Board1 信號線長分別為 7cm 及 3cm @NO Guard trace 背面圖---40

圖 4-5 Board2 信號線長皆為 7cm @Guard trace 分別為 10 & 30mils 正面圖---41

圖 4-6 Board2 信號線長皆為 7cm @Guard trace 分別為 10 & 30mils 背面圖---41

圖 4-7 量測電磁干擾的 7m(L)×4m(W)×3m(H)電波屏蔽室---42

圖 4-8 待測設備放置在旋轉桌上的位置---42

圖 4-9 以 Polar CITS25 軟體估算 Board1Clock A & B 之特性阻抗圖---43

圖 4-10 信號線上流動電流的示意圖---45

圖 4-12 信號線長 7cm V.S 3cm 時 EMI“水平”測試結果---49

圖 4-13 信號線旁有無加 Guard trace 的輻射效率“垂直”比較---53

圖 4-14 信號線旁有無加 Guard trace 的輻射效率“水平”比較---53

圖 4-15 在 Board 2 的 Guard trace 上每隔 1/20λ 的距離打上 GND VIA---54

圖 4-16Guard trace 上打 GND VIA 多寡時電磁輻射“垂直”量測值比較---56

圖 4-17Guard trace 上打 GND VIA 多寡時輻射效率值“垂直”比較---56

圖 4-18Guard trace 上打 GND VIA 多寡時電磁輻射“水平”量測值比較---57

圖 4-19Guard trace 上打 GND VIA 多寡時輻射效率值“水平”比較---57

圖 4-20 信號線旁 No Guard trace V.S Guard trace 10 mils V.S Guard trace 30 mils EMI “垂直”測試結果---58

圖 4-21 信號線旁 No Guard trace V.S Guard trace 10 mils V.S Guard trace 30 mils EMI “水平”測試結果---58

圖 4-22 信號迴流路徑切割示意圖及修補電阻擺放位置---59

圖 4-23 無 Guard trace 時迴流路徑被切割長度與修補位置的比較“垂直”---62

圖 4-24 無 Guard trace 時迴流路徑被切割長度與修補位置的比較“水平”---62

圖 4-25 無 Guard trace 時迴流路徑被切割不同長度時 EMI“垂直”測試結果---63

圖 4-26 無 Guard trace 時迴流路徑被切割不同長度時 EMI“水平”測試結果---63

圖 4-27 無 Guard trace 時迴流路徑被切割 5cm 時,修補電阻擺放不同位置時 EMI “垂直”測試結果---64

圖 4-28 無 Guard trace 時迴流路徑被切割 5cm 時,修補電阻擺放不同位置時 EMI “水平”測試結果---64

圖 4-29 有 Guard trace 時迴流路徑被切割不同長度時對 EMI“垂直”的影響---67

圖 4-30 有 Guard trace 時迴流路徑被切割不同長度時對 EMI“水平”的影響---67

圖 4-31 信號線長 7cm 有無做串聯終端阻抗匹配時 EMI“垂直”測試結果---70

圖 4-32 信號線長 7cm 有無做串聯終端阻抗匹配時 EMI“水平”測試結果---70

圖 4-33 信號線長 3cm 有無做串聯終端阻抗匹配時 EMI“垂直”測試結果---71

圖 4-34 信號線長 3cm 有無做串聯終端阻抗匹配時 EMI“水平”測試結果---71

圖 4-35 信號線長 7cm @10mils Guard trace 有無做串聯終端阻抗匹配時 EMI “垂直”測試結果---72

圖 4-36 信號線長 7cm @10mils Guard trace 有無做串聯終端阻抗匹配時 EMI “水平”測試結果---72

圖 4-37 信號線長 7cm @30mils Guard trace 有無做串聯終端阻抗匹配時 EMI “垂直”測試結果---73

圖 4-38 信號線長 7cm @30mils Guard trace 有無做串聯終端阻抗匹配時 EMI “水平”測試結果---73

圖 4-39 Slew rate ON/OFF & Driving current 大小時域波形比較---75

圖 4-40 Slew rate ON/OFF & Driving current 大小時信號線上電流大小時域波形比較---76

圖 4-42 信號線 Slew rate ON/OFF & Driving current 大小時 EMI“垂直”測試結果---77 圖 4-43 信號線 Slew rate ON/OFF & Driving current 大小時 EMI“水平”測試結果---77

表目錄

表目錄

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表 2-1 台灣標準檢驗局 CNS 國家標準總號名稱及對應的 CISPR 規範---8

表 2-2 FCC part15 Subpart B CE & RE 各頻率輻射限制值規---9

表 2-3 CISRP22 CE & RE 各頻率輻射限制值規格---10 表 2-4 被動零件高低頻特性---16 表 3-1 各種終端技術的優缺點比較表---33 表 3-2 造成信號完整性不佳的各種現象的不良原因及解決方法---35 表 4-1 以 POLAR CITS25 估算各信號線特性阻抗及串聯終端阻抗值---44 表 4-2 信號線長度對 EMI 的影響---47 表 4-3 125MHz 及其倍頻在空氣中及在 PCB 中的信號波長(FR4 εγ=4.4)---48

表 4-4 有無 Guard trace 時對 EMI 的實際量測值---52

表 4-5 有無 Guard trace 時的輻射效率值---52

表 4-6 有無 Guard trace &在 Guard trace 上每隔 1/20λ打 GND VIA 時對 EMI 的實 際量測值---55

表 4-7 有無 Guard trace &在 Guard trace 上每隔 1/20λ打 GND VIA 時對 EMI 的輻 射效率---55

表 4-8 無 Guard trace 的信號線背面有 Cut-plane 跨越長度不同時對 EMI 的實際量 測值---60

表 4-9 無 Guard trace 的信號線背面有 Cut-plane 跨越 5cm 時，放置修補電阻的位 置對 EMI 的實際值---61

表 4-10 有 Guard trace 的信號線背面有 Cut-plane 跨越跨越長度不同時對 EMI 的實 際量值---66

表 4-11 有 Guard trace 的信號線背面有 Cut-plane 跨越 5cm 時，放置修補電阻的位 置對 EMI 的實際量測值---66

表 4-12 同一信號線有無做串聯終時對 EMI 的影響---68

第

第

第

第 一

一

一 章

一

章

章

章

緒論

緒論

緒論

緒論

1 11 1----1 1 1 1 研究動機研究動機研究動機 研究動機 近年來電子產品的外觀體積走向訴求輕、薄及短小的要求，而產品的功能則要求越 來越強大及操作速度越來越快，同時產品的生命週期不斷的縮短，新產品能夠比對手早 上市即顯得非常的重要。在相同的 PCB 面積內要增加大量的功能及操作速度越來越快的 要求下，板子的設計好壞對能否準時上市即佔了很大的關鍵。在工作多年後發現大部分 對新產品的研發上市時間的延後因素中，EMI 的問題往往最重要、常遇到的因素，尤其 EMI 問題所具有的獨特性－摸不到、看不到等特性，往往也是讓工程師們最傷透腦筋的。

雖然各家系統廠皆有一些多年來經驗累積的 PCB Design rules 可遵守，但這些 Rules 要全套上去 PCB Layout 時往往又會造成 Layout 上的困難，甚至 Rule 與 Rule 之間的互相 抵觸，要在這些 Rules 當中做些取捨即顯得格外的重要。例如，在不同的板子應用時， 某些信號線針對那些 Rules 非要遵守不可，其他較不重要的信號在這片板子的應用可以 稍微放寛一些或發太多心思，這往往使設計人員在設計時拿不定主意。

在實際的板子做出來後產品無法達到 EMI 標準時，又由於缺乏理論基礎，大部分處 理方式是採用經驗法則來解決，例如在這並個電容、在那串個 Bead、在這加個彈片等 trial and error 的方式，直到最後，剛好某種修改組合方式起了作用而達到 EMC 法規標準，就 以這種方式來解決問題，不只增加了許多不必要的零件上去，也浪費了許多的時間及增 加品的成本。 剛好有這個機會重新進入校園學習，所以想藉由這次的機會能對學生工作上最有 關、最不容易解決的 PCB EMI 這個問題做個探討，使得學生能建立這方面的理論基楚， 日後在工作上作能夠將理論及實務結合，在設計之初即將這些相關的 Rules 考慮進去， 以減少 PCB 重複設計及 Debug 的時間，讓產品能準時上市。

1 11 1----2 2 2 2 電磁干擾的嚴重性電磁干擾的嚴重性電磁干擾的嚴重性 電磁干擾的嚴重性 電磁干擾的問題在各種電的產品中皆會有的問題，只是對其產品所造成影響程度不 同罷了。一般人最常遇到的電磁干擾的現象就屬於當手機響起時，附近的叭喇出現啪啪 啵啵的刺耳的雜音。這還是屬於干擾較小的，若是其他的電磁干擾影響到航空導航系 統、安全控制系統或是醫療設備等，所造成的影響就不容忽視。 因此電磁干擾問題引起世界各地區、國的非常重視，而制定了相關的標準與法規， 主要目的是保護該地區、國的電磁環境和提升產品的競爭優勢。同時也使製造廠做出來 的產品有相同的測試場地、標準可遵循。 1 11

1----3 3 3 3 台灣廠商對台灣廠商對台灣廠商對 EMI台灣廠商對EMIEMIEMI 所面臨的問題所面臨的問題所面臨的問題 所面臨的問題

由於台灣廠商的產業型態，解決 PCB 板 EMI 問題所面臨問題，往往不是在技術問 題而是在成本的考量。例如，廠商都知道在相同的電路下，多層板的 EMI 問題會比層數 少的板子來得容易處理多。卻在激烈的競爭市場下，產品的成本早已是各家廠商最優先 考量的重點，因此往往犧牲了技術上應有的設計考量而遷就成本的要求。所以原本使用 四層板設計可獲得較佳的 EMI 抑制效果，但因成本的考量而改用防制效果較差的二層 板；或是原可導入解 EMC 零件，因成本因素而取消。這時就需要看設計者的經驗，使 用最低的 EMI 解決成本、時間及不影響生產的流暢性來達到 EMC 法規標準，可想而知， EMI 的問題對能否準時上市必定是愈來愈重要；再加上電子產品朝輕、薄、短小及操作 速度愈來愈快的趨勢下，這將是未來所有電子廠商所面臨的最大挑戰。 一般來說，EMI 的對策能越靠近輻射源，所需的控制成本越小。對一個產品開發流 程來說，在設計階段就應該要開始考慮電磁干擾的問題，越早考慮電磁干擾的問題，越 能降低開發成本及如期上市。經由許多的案例可發現，到了量產階段來解決一個電磁干 擾的問題，他所花費的成本是數倍於設計階段；如果不幸到了銷售端時，要解決相同一 個電磁干擾的問題時，那將百、千倍於設計階段的成本。以所加的對策方法來說，剛好 與費用成本呈相反的狀態，研發階段發現與解決電磁干擾問題時，可用的對策最多、成 本較低、隱密性高、影響製做的流暢性最低且對計畫影響時程最小。其關係如下圖 1 所

示 設 計 階 段 量 產 階 段 銷 售 階 段 可 用 對 策 費 用 成 本 階 段 圖 1-1 各階段對解決 EMC 問題時可用對策及費用成本曲線圖 對於 EMI 的抑制方法有許多的解決方式，依不同的產品特性而選擇不同的方法，針 對同一個問題點要使板子達到 EMC 法規標準可能有許多方式，只要有效就是好的防制 方法，並沒有那一種特定方式特別的好。這端賴對 EMI 所造成的原因愈有概念，所加的 對策越能靠近輻射源，其效果是最明顯的，成本也是最低的。設計者對這方面的需求往 後只會與日俱增。

第

第

第

第 二

二

二 章

二

章

章

章

EMC

EMC

EMC

EMC 及

及

及

及 EMI

EMI

EMI

EMI 在

在

在

在 PCB

PCB

PCB

PCB 產生的原因簡介

產生的原因簡介

產生的原因簡介

產生的原因簡介

2 22

2----1 EMC1 EMC1 EMC1 EMC 的發展概要的發展概要的發展概要 的發展概要

在 20 年代以前，由於無線通訊產品非常地少，因此幾乎沒有電磁干擾的問題。到 了 30 年代時為了保護通訊系統的干擾問題，歐洲及北美分別在 1933 年 IEC 成立 CISRP(國 際無線電干擾特別委員會)及美國國會制定 1934 通訊法。在 40~60 年代 EMC 漸漸受到軍 方、航太的關注，在軍事上的考量主要是在通訊系統上的考量，例如，電磁輻射造成飛 機、船艦上之武器、燃油、通信及人員的危害等；在航太方面主要是考量如其發射運輸 工具、自動導航系統和高精確度放大器等。到了 70、80 年代，電子產品漸漸普及至家 庭，這些產品包含家用娛樂系統(如電視機、錄影機)、個人電腦和通訊設備等，在這期 間各種 EMC 問題也隨著產生。因此在這段時期 EMC 問題也漸漸被一般民眾所認識、重 視。在 70 年代中後期，美國聯邦通訊委員會(FCC)公佈了第一個對個人電腦產生之干擾 強度及定義了量測方法。在此一時期需要測試 EMC 的產品主要集中在電腦、週邊器材 及通訊產品等。 到了 90 年代之後，隨著數位邏輯裝置、個人通訊等產品漸漸成為消費產品，原本 一些不需受 EMC 管制的產品，如洗碗機、工業器材以及大部分的電子器材，也都要受 到 EMC 的控制。在這一時期，許多國家(區域)針對輸入該國之產品，必需先符合該國(區 域)的 EMC 規範，才能在該地區銷售，例如『自 1998/01/01 起只要在台灣市場上銷售的 電子產品，不論其原產地在何處，皆需申請 BSMI 認證』。除了台灣的 BSMI 認證外，其 他在家電、資訊產品中較常聽到的如：北美的 FCC 認證、歐盟的 CE 認證、日本的 VCCI 認證、及中國的 3C 認證等。能夠取得這些認證就如同拿到進入這些市場的入場券一樣。 2 22

2----2 2 2 2 何謂何謂何謂 EMC何謂EMCEMCEMC

統或設備在所處的電磁環境中能正常工作，同時不對其他系統和設備造成干擾』。因此， EMC 包括兩個方面的要求：一方面是指設備在正常運行過程中對所在環境產生的電磁能 量放射不能超過一定的限值，即電磁放射性 EME(Electromagnetic Emission)；另一方面是 指器具對所在環境中存在的電磁能量具有一定程度的抗干擾性，即電磁耐受性 EMS(Electromagnetic Susceptibility)。也就是說： 因此電磁相容 EMC(Electromagnetic Compatibility)包括二大部分，

電磁相容(EMC)＝ EMI(電磁放射性) ＋ EMS(電磁耐擾性)

電磁放射性 EME，描述的是一產品對其他產品的電磁能量放射程度，是否會影響其周圍 環境或同一電氣環境內的其他電子或電氣產品的正常工作；電磁耐受性 EMS 則描述一 電子或電氣產品是否會受其周圍環境或同一電氣環境內其他電子或電氣產品的干擾而 影響其自身的正常工作。

依干擾的途徑來做區分，EME 及 EMC 又可再細分成二項。EME 又分成傳導性放射 CE（Conducted Emission）及輻射性放射 RE(Radiated Emission)；EMS 又分成傳導耐受 CS （Conducted Susceptibility）及輻射耐受 RS(Radiated Susceptibility)。因此針對一個產品完整 電磁相容性(EMC)測試範圍如圖 2-1 所示，總共包含了四大部分。 CE(傳導放射)： 量測設備或電路以傳導方式發射之雜訊電壓或電流。 RE(輻射放射)： 量測設備或電路以輻射方式發射之雜訊電場、磁場或功率。本論文所做的實驗僅探 討此部分。 CS(傳導耐受性)： 驗證設備或電路忍受以傳導方式來的雜訊能力。 RS(輻射耐受性)： 驗證設備或電路忍受以輻射方式來的雜訊能力。

CE

傳導放射

RE

輻射放射

EME

電磁放射

CS

傳導耐受

RS

輻射耐受

EMS

電磁耐受

EMC

電磁相容

圖 2-1 電磁相容性法規的要求測試範圍[13] 2 22 2----3 3 3 3 電磁干擾三電磁干擾三電磁干擾三大要素電磁干擾三大要素大要素 大要素 所有的電磁干擾的發生，必存有三個要素同時存在才有可能造成干擾。此三大要素 之間的關係如圖 2-2 所示，這三個要素分別為：具有一個有效的輻射源、一個有效的傳 輸媒介及一個易受干擾的電子裝置。從這關係圖中可以很清楚地知道，要消除電磁干擾 的方法中，只要消除其中一項即可達到，例如降低輻射源、中斷傳播媒介或是增加受擾 裝置的抗擾能力等皆可。圖 2-3 將一般常用消除電磁干擾的方法及屬於 EMC 中的那一項 做一整理。消除、減輻電磁干擾的方法有許多種方式，只要是有效的對策即是好方法， 並沒有說那一個對策是對的而那一個對策是錯的。 在現代電子產品的發展趨勢來看，在板子上佈線密度越來越密，要能夠完完全全的 中斷傳播媒介是不太可能的；至於增強受擾裝置的免疫力又不確定是何種產品、擺放位 置等，因此大都朝向從輻射源的控制來著手。一般來說，所加的對策越接近輻射源所需 要的控制成本愈低。

圖 2-2 電磁干擾的三大要素[1]

干擾源

干擾源

干擾源

干擾源

(輻射源

輻射源

輻射源

輻射源)

傳播媒介

傳播媒介

傳播媒介

傳播媒介

受擾裝置

受擾裝置

受擾裝置

受擾裝置

控制干擾源

控制干擾源

控制干擾源

控制干擾源

Ex:降低干擾源之強度、 降低傳遞效率

控制耐受性

控制耐受性

控制耐受性

控制耐受性

Ex:增強受擾端雜訊免疫力、 降低傳遞效率

傳導放射

傳導放射

傳導放射

傳導放射

(CE)

輻射放射

輻射放射

輻射放射

輻射放射

(RE)

傳導耐受

傳導耐受

傳導耐受

傳導耐受

(CS)

輻射耐受

輻射耐受

輻射耐受

輻射耐受

(RS)

圖 2-3 解決電磁干擾問題的主要方法及其分類[4] 2 22

2----4 4 4 4 EMCEMCEMCEMC 限制值規格及測試場地要求限制值規格及測試場地要求限制值規格及測試場地要求 限制值規格及測試場地要求

2 22

2----4444----1 EMC1 EMC1 EMC1 EMC 限制值規格限制值規格限制值規格 限制值規格

現在所有用電的產品皆要通過電磁相容的測試，才能在各地區銷售。至於要通過的 電磁法規標準，需依產品的特性、使用環境的不同而有對應的不同法規，設計人員要能 正確的知道該產品的法規標準及測試，才能有效地測出、解決不良問題。表 2-1 列了一 些與我們日常生活中常遇到的電氣產品輻射干擾部分，在台灣標準檢驗局的標準總號及 其對應到／參考 CISRP 與歐洲的法規來修訂的。依據我們的產品屬性選擇恰當的標準法 規來測試。在此僅討論與本論文有關 CISPR22 的資訊技術設備產品的限制值規格及場地

要求。 表 2-1 台灣標準檢驗局 CNS 國家標準總號名稱及對應的 CISPR 規範[4] 標準檢驗局 CNS 國家標準總號 中 文 標 題 對應／參考 標準 14434 車輛、船舶和由火花點火引擎驅動的裝置之無線電 擾動特性－限制值與量測方法 CISPR12 EN55012 13439 聲音與電視廣播接收機與相關設備－射頻干擾特 性－限制值與量測方法 CISPR13 EN55013 13783-1 家用及其類似用途之電動、電熱器具以及電工器具 之電磁干擾限制值與量測方法 CISPR14 EN55014 14115 電氣照明與類似設備之射頻干擾限制值與量測方 法 CISPR14 EN55014 13438 資訊技術設備之射頻干擾特性的限制值與量測方 法 CISPR22 EN55022 目前資訊技術設備產品 EMC 量測標準主要依法的有二大法規，即美國的 FCC part15 Subpart B 及 CISPR22，這二大法規之相對應頻率的電場強度大小如下頁表 2-2 及表 2-3 所示。其他國家所訂的標準也都是參考此標準來修訂的，例如日本、台灣等皆是依的 CISPR22 來規定的。由於各種產品所對應的法規標準並不相同，本論文只列出與本論文 實驗有關的－資訊技術設備產品關於電磁干擾的部分的限制規格而已。一般的資訊技術 設備產品大都是以距待測物多少距離外，場強不可超出某一限定值為標準。FCC part 15 Subpart B 的 CE 及 RE 測試標準已採用及接受 CISRP22 的規格。這些國際組織、政府制 定了 EMI 的標準及測試規範，其主要目的在於防止電磁干擾的發生，同時對所有的產品 有一樣的測試標準。

表 2-2 FCC part15 Subpart B CE & RE 各頻率輻射限制值規格[8] FCC CE & RE 輻射限制值規格

Class A Class B

輻射種類 Class

Freq. (MHz) _{Limit(dBµV) Limit(dBµV)}

0.45~1.705 60 48

CE輻射

1.705~30 69.5 48

Frequency(MHz) Limit(dBµV/m) Limit(dBµV/m)

30~88 39 40 88~216 43.5 43.5 216~960 46 46 RE 輻射 960 以上 49.5 54 說明： 1. Class A 為產品在商業與工業區域使用，測試距離為 10m 2. Class B 為產品在住宅與家庭區域使用，測試距離為 3m 3. FCC 傳導及輻射測試已採用及接受 CISPR 的測試規格

88

₂₁₆

1000

MHz

30

1.705

0.45

dBuV/m

30

40

50

70

0

Class A 量測距離10m

Class B 量測距離3m

FCC CE & RE 輻射限制值規格

960

表 2-3 CISRP22 CE & RE 各頻率輻射限制值規格[8] CISPR22 CE & RE 輻射限制值規格

Class A Class B

輻射種類 Class

Freq. (MHz) _{Limit(dBµV) Limit(dBµV)}

量測值 準峰值 Q.P. 平均值 Avg. 準峰值 Q.P. 平均值 Avg. 0.15~0.5 79 66 66-56 56-46 0.5~5 73 60 56 46 CE輻射 5~30 73 60 60 50

Frequency(MHz) Limit(dBµV/m) Limit(dBµV/m)

30~230 40 30 RE 輻射 230~1000 47 37 說明： 1. Class A 為產品在商業與工業區域使用 2. Class B 為產品在住宅與家庭區域使用 3. 不管 Class A 或 Class B 的 RE 輻射測試距離皆為 10m

30

₂₃₀

1000

MHz

5

0.5

0.15

dBuV/m

30

40

50

80

0

Class A 量測距離10m

Class B量測距離10m

Q.P

Avg.

CISPR22 CE & RE 輻射限制值規格

圖 2-5 CISRP22 CE & RE 輻射限制值規格圖

2 22

2----4444----2222 EMCEMCEMC 測試場地要求EMC測試場地要求測試場地要求 測試場地要求

開放測試場地規格 開放測試場地規格 開放測試場地規格 開放測試場地規格

開放區域測試場(OATS; open area test site)為輻射發射(RE)量測的基本場地，其場地架 構可參考 ANSI C63.7。由於是做為電磁干擾的檢測環境，故對其週圍之環境有非常嚴格 地規定。因此依 ANSI C63.7 規定，OATS 須建立於電磁環境單純、空曠、平坦之區域， 測試的場地必須是平坦的，且週圍沒有任何懸掛的導線以及遠離反射金屬結構，環境的 電磁干擾很小，因此實驗室通常選擇偏遠的山谷來建造。除了建立開放區域測試週圍環 境限制外，需進一步的要求測試場地的測試誤差在一定的範圍內才可，根據 ANSI C63.7 的要求，測試場地的正規化場地衰減(NSA; normalized site attenuation)量測值與 NSA 理論 值差距應在±4dB 以內，所以 OATS 四週不能有電磁波散射體，以免造成量測誤差。 圖 2-6 為開放區域測試場之俯視圖，依其標準在『CISPR 橢圓』內不可有其他金屬 物體區域。此『CISPR 橢圓』是以待測設備和量測天線所形成的橢圓點，長軸的直徑是 待測設備和天線之間距離 R 的 2 倍；短軸直徑為 1.73 倍。在此『CISPR 橢圓』地面須鋪 設平坦金屬網(板)，規定的最小尺寸為 9.0m X 6.0m。在國內實驗室所建造之 OATS 以 10m 居多。測試場地內的任何設備規格、材質，皆有規定，如圖 2-7 所示為開放區域測試場 的相關設備之示意圖，各設備之規定如下所述[16]。

2R

R

R R 3 73 . 1 = 天線 待測物 “CISPR橢圓”無金屬物體區域 俯視圖 金屬接地平面,基本測試標準 規定最小尺寸9.0m X 6.0m 圖 2-6 RE 開放測試場地俯視圖[16]

仰視圖

測試距離10米

80cm

待測設備

桌上型待測設備放在80

公分高的非導電桌子

天線在1~4米的高度掃描以找出每個

頻率的最大發射 (對垂直及水平極化)

射頻輻射發射測試環境(由Keith Armstrong所提供圖解)

圖 2-7 RE 開放測試場地仰視圖[16]

待測設備的旋轉桌 待測設備的旋轉桌 待測設備的旋轉桌 待測設備的旋轉桌 必須為一個可連續 360 度旋轉、可控制的桌子，當然此桌子必須能夠支撐待測設備 和週邊設備的重量。旋轉桌的使用目的是用來決定待測設備每一個發射頻率最大輻射的 方向，旋轉桌依待測設備的不同型態而有二種不同的規格： 落地型： 旋轉桌必須金屬的材質，且裝設在金屬接地平面的相同高度，必須和接地平面 接觸。 非落地型(桌上型設備)： 旋轉桌必須是非金屬的材質，且距離接地參考平面的高度為 80cm。 天線 天線 天線 天線 EMI 測試天線需涵蓋很寬範圍之頻譜，做為輻射性 EMI 測量之基本裝置，針對不同 的測試頻率範圍，採用不同的天線。主要目的是每種天線在某一頻率範圍內其頻率特性 較好，能獲得較佳的量測效果。在電磁相容性試驗中各頻段優先使用之天線，包括在 150kHz～30MHz 採用棒狀與環路天線，30MHz～300MHz 採用偶極與雙錐天線，300MHz ～1GHz 採用偶極、對數週期及對數螺旋天線，1GHz～40GHz 採用喇叭天線。在本論文 測試使用的是雙錐對數天線。 天線架 天線架 天線架 天線架 經由天線高度從 1 米至 4 米的改變，可找出接地平面的反射信號；配合旋轉桌 360 度旋轉，以尋找出待測設備傳播信號的最大場源，在找到產生最高射頻能量時旋轉桌的 角度後，再改變天線的高度。 垂直與水平極化量測 垂直與水平極化量測 垂直與水平極化量測 垂直與水平極化量測 RE 測試其雜訊是以向量來表示大小，測試中抓取天線角度與雜訊向量平行耦合的 最大能量(垂直為 0)，以及雜訊經物體反射後在某一點位置產生向量相加減的原理，因 此在做 RE 量測時規定天線極化角度必須呈水平及垂直二種狀態，然後配合天線 1 到 4 米高度變化、待測物配合旋轉桌做 360 度旋轉，如此即能由頻譜儀器量測到待測物各個 頻率點之最大輻射強度[11]。

測試儀器 測試儀器 測試儀器 測試儀器 大部分使用頻譜分析儀或 EMI 測試接收機等儀器。測試儀器需要可設定二個解析頻 寬(RBW, Resolution Bandwidth)的頻率，做 CE 測試時測試儀器的 RBW =9kHz；而做 RE 測試時RBW=120kHz。當接收到的頻率的頻寛大於解析頻寬時稱之為寛頻，反之稱之為 窄頻。測量時寛頻雜訊即是測量時的背影訊號，而窄頻雜訊即是測量時的干擾訊號。 隨著個人通訊產品越來越譜及，週遭的電磁雜訊愈來愈高。為避免外來的電磁環境 對RE 量測造成影響，同時，要尋找合適的場地來建立一個合格的 OATS 場地，建立成 本相當地高。為了決解此問題同時縮短產品測試、解決問題的時間，因此常常採用電磁 屏蔽室 (EM shielded room)來阻隔電磁波。然而，為了避免電磁隔離室金屬牆的電波反 射，須在金屬牆上鋪設電波吸波體，例如使用吸波磁磚或射頻吸波體等材料，如此才能

模擬OATS 測試之替代場地。此電磁屏蔽室因地板平面是否有鋪設電波吸波體而分為二

種，地板平面有鋪設電波吸波體稱之為全電波暗室(FAC,fully-anechoic chamber)，反之， 沒有的稱之為半電波暗室(SAC,semi-anechoic chamber)。電波暗室為 OATS 之替代場地， 因不受外界氣候與電磁環境影響，已漸漸成為 EMC 量測必備的設施。

電波暗室六面牆皆貼上電波吸波體為全電波暗室(FAC, fully-anechoic chamber)， 天線可放在離待測設備 1 米的距離，但如果較大的距離是可能的話，則在待測設備的平 面產生更適合的場強，較佳的距離是 3 米，因太近的距離時天線和待測設備之間的相互 耦合會影響到場強的均勻性，故一般的距離為 3 米。若地板保留金屬面(不鋪設電波吸波 體)者為半電波暗室(SAC, semi-anechoic chamber)。

3米電波暗室內部尺寸約 9m(L)×6m(W)×6m(H)，可通過 R=3 米之 NSA 驗證，為符合 法規之 3 米之 RE 測試場地；相同的，10 米電波暗室內部尺寸約 20m(L)×17.3m(W)×10m(H)，可通過 R=3 及 R=10 米之 NSA 驗證，為符合法規之 3 米及 10 米之RE 測試場地。 由FCC 及 CISPR22 的 RE 標準，要建立同時符合這二個的 RE 輻射標準，為 10 米 電波暗室，但 10 米電波暗室要建立在商業大樓中空間、成本還是太高，因此還有一種 更小型的電波暗室，可容易建立於一般商業大樓，小型電波暗室如 7m(L)×4m(W)×3m(H)

雖然無法符合 ANSI C63.4 之 NSA 要求，但可事先透過與 OATS 或 RE3 米、RE10 米之電 波暗室測試比對校正後，即可執行 RE 預先測試(pre-scan test)，可快速了解產品在開放測 試場地之測試情形及縮短解決問題的時間、成本。當預掃結果符合 EMC 標準之後再至 標準實驗室做測試。本論文的實驗測試即以此種電波暗室為測試依據。 2 22

2----5 PCB EMI5 PCB EMI5 PCB EMI5 PCB EMI 產生的原因產生的原因產生的原因 產生的原因

2 22 2----5555----1 1 1 1 瞬變電流瞬變電流瞬變電流 瞬變電流 要能夠快速地、有效率地解決 PCB 上的 EMI 問題，必須要清楚的知道 EMI 在 PCB 板上是如何產生的。在整塊 PCB 板中主要考慮的是電壓瞬間變化所造成的瞬變電流和信 號的迴流路徑大小有關。在任何導線中移動的電荷可以產生電流，此流動的電流會產生 時變磁場，時變磁場又會產生一個與之垂直的電場，所以當原來的磁場或電場發生變化 時，相對應的電場和磁場即會同時出現變化，這樣的交互交替就會造成一個會跑的電磁 場，高頻輻射就是這些磁場與電場的組合。由於在高速 PCB 及系統設計內，高頻信號線、 積體電路接腳、各類的接、插件等都有可能成為具有天線特性的輻射干擾源，根據 Maxwell 方程式可以知道，高頻能量可以藉由上述的任一個有效的傳導路徑以輻射或是 傳導方式，磁場和電場即會離開 PCB 板子，因而造成電磁干擾的來源。 2 22 2----5555----2 2 2 2 被動零件高頻特性被動零件高頻特性被動零件高頻特性 被動零件高頻特性 另一個最容易讓設計人員忽略的因素，即是在 PCB 板上的導線及被動零件的高頻隱 藏特性有關。這些特性與大家所熟悉的低頻特性有相當大地不同，這也就是為什麼要清 楚了解、有效地控制 EMI 時，必須知道這些被動元件(電阻、電感、電容等元件)在高頻 的特性。由於在低頻時，電路之尺寸相對於工作頻率之波長而言小得很多，可以忽略不 計電路尺寸的問題。所以，在電路中的任二點之間的電位差是可以忽略不計的，也就是 說，任何一點之電壓、電流是固定的，所以分析低頻電路變得非常簡單且相當地準確。 當頻率漸漸提高後，電路尺寸相對於工作頻率之波長已不再很小時，已不可忽略不計， 因此在高頻電路中的任何一點、導線、被動零件皆須以電磁理論依其工作頻率不同來分

析。 表 2-4 中列了被動零件的高、低頻零件的持性，從表中可以很清楚地知道，電阻器 在高頻時的特性就如同一個電感串聯一個電阻與電容並聯；電容在高頻時的特性就如同 一個電感、電阻及電容串聯在一起；電感在高頻時的特性就如同一個電阻串聯一個電感 與電容並聯。這些特性就是被動零件高頻隱藏特性，此一隱藏特性使得該零件在高頻的 特性與原本在低頻時所熟悉的特性不一樣，造成原本所加的被動零件，在高頻的頻率響 應時未如預期甚至可能呈相反的狀態，進而造成 PCB 板的電磁干擾問題。 表 2-4 被動零件高低頻特性[4] 被動零件高低頻特性 被動零件高低頻特性 被動零件高低頻特性 被動零件高低頻特性 頻率 零件 低頻特性 高頻特性 導線 電阻 電容 電感 2 22 2----5555----3 3 3 3 高頻迴流路徑高頻迴流路徑高頻迴流路徑 高頻迴流路徑 另外，根據克希苛夫(Kirchhoff)和安培(Ampere)定律，若是要使一個電路能夠動作 時，必須是一個封閉的迴路；若封閉迴路不存在時，信號是無法從 Driver 端透過傳輸線

傳送到Receiver 端的。在 PCB 結構中信號從 Driver 傳送到 Receiver 端，必須要有一個迴

傳路徑才能形成一個封閉的迴路，而這迴傳路徑必須是阻抗最小的，通常此迴流路徑通 常是一條接地走線或是一個接地平面。信號從 Driver 端透過傳輸線將信號傳送到 Receiver

端時，就如同 Driver 端驅送一個高頻電流至 Receiver 端，由 Ampere 定律此高頻電流必 須全部流回至 Driver 端，因此形成一個封閉的迴路。此高頻電流流回至 Driver 端所走的 路徑稱為高頻迴流路徑，此高頻電流迴路的大小與 EMI 的產生有很大的關係。 因此，在高頻電路中，對任何導線或是 PCB 走線，其電路阻抗可以使用下列簡單的 式子來表示 C j L j R jX jX R C L ω ω 1 1 + + = + + = Ζ (2.1) f π ω =2 (2.2) 由上式中可知電路的阻抗與頻率有很大的關係，當操作頻率愈來愈高，影響導線或是 PCB 最大的因子是X_L =2

π

fL這項。由於阻抗大小會受到頻率的影響，這時可以利用下 列的公式 2 2 X R Z = + (2.3) 當頻率低於數 kHz 時，阻抗最小的路徑是電阻；當高於數 kHz 後電抗 X 漸漸地大於 R， 此時整個阻抗公式受到電抗來主導。所以在頻率愈高時主宰 RF 迴路電流為電抗最小 者。任何在 PCB 上的走線皆具有一個有限的阻抗值，由於這個「走線電感」的效應，再 加上高頻迴路電流，使得線上會有射頻電位的發生。此射頻電位即是電場強度，那此電 場強度對電磁干擾的影響有多大呢？ 依電場強度定義即是兩點之間的電位差與距離之比(即E =V /d)，電場強度造成的影 響有多大呢？從以下的例子即可很清楚地知道，假設有一根 1 米長的導線，當其流過數 安培的電流時，導線兩端電壓最多也只不過幾十亳伏特的壓差，依電場公式，除上距離 後可得到其電場強度約數十 mV/m 的電場強度，也就是說，這數十 mV/m 的電場強度約 等同於導體內產生數安培的電流；另外由電磁理論知磁場強度與電流呈正比，由此可知 電場強度對干擾能力之強。這也就是為何高頻能量可以在 PCB 中非常容易產生的原因。 任一個高頻迴流環路都可以等效成一個天線，迴流環路面積愈大所引起的電場強度即愈 強，同時對 EMI 的影響也愈大。我們都很清楚地知道繞線會產生很高的電感值，尤其是 繞線長度越長時電感越大，因此在走線時務必越短越好，才不會造成太大的射頻電位的

發生，而無法達到 EMC 標準。 總而言之，EMI 產生的原因是電路元件工作時的瞬間電流變化di/dt所造成，及未 做好適當地處置導致雜訊由空氣中輻射出去。另外，不管您的 PCB 上的零件擺放、佈線 是設計的多麼地好，磁場和電場都永遠存在，想完全抑制電磁輻射是不可能的，唯有在 PCB Layout 階段透過適當佈線、導入部份屏蔽措施，儘可能的消除、減弱磁力線，始 可大幅的降低、減輕 EMC 的威脅。 2 22 2----6 6 6 6 造成電磁干擾的種類造成電磁干擾的種類造成電磁干擾的種類 造成電磁干擾的種類 引起電磁干擾的原因有許多，總歸來說為操作頻率太高及佈線設計不良所造成。在 電子產品中操作頻率的提高是不可避免的趨勢，因此唯有從 PCB 板佈線設計來解決。佈 線的好壞對 PCB 板的高頻迴流路徑的影響是非常地大。 在 PCB板上因高頻迴流路徑的不同，而造成 EMI 輻射主要分成二個模式。差模模

式(Differential Mode)與共模模式(Common Mode)。以下針對這二個模式做一簡單地說明： 差模模式 差模模式 差模模式 差模模式 主要是 PCB板上的信號間的走線與地層的“局部電流迴路”所形成的，此局部電 流稱之為差模電流。理論上，從驅動源沿著走線傳送至接收端的電流大小，將會有一個 大小相等但方向相反的電流流回至原來的驅動端，這是在二導體之間極靠近的情況下才 會發生，若是能夠如此設計則該電路中即沒有 EMI 干擾的問題。然而，在實際的況下 PCB板中二導體間存在著一定厚度的介電材質，造成有一“小部分”的電流迴路出現在 離信號線底下較遠的地方，一般信號線的迴流分佈狀態如圖 2-8 所示，使得迴流路徑較 大的部分造成 EMI 干擾問題。

γ ε ) / (A cm i h 圖 2-8 信號迴流路徑分佈情形[6] 2 1 1 ) / (       + × = h D h I cm A i O

π

(2.4) O

I ：total signal current (A) h ：high of trace (cm) D ：distance from trace (cm)

當走線長度小於 1/10～1/20 波長時，差模輻射所造成的差模輻射電場的經驗公式如下所 示 ) / ( 10 63 . 2 2 14 . _d V m I Af E Diff − × = (2.5) I ：電流迴路的電流大小 f ：電流迴路的電流頻率 A ：電流迴路所形成的面積 d ：干擾源與受擾源之間的距離 由於干擾源與測量點的距離 d 是固定的，且產品的操作頻率 f 無法改變，由式(2.5)可發 現差模輻射電場只與二個因素有關－即電流大小及電流迴路所形成的面積[1]。

共模模式 共模模式 共模模式 共模模式 主要是電路板上的信號藉由耦合機制到其他信號線，造成接地層雜訊。此雜訊是由 原本想要的信號在零件擺放位置、佈線不合理及接地系統設計不良等造成，皆會產生接 地雜訊。這個接地雜訊會造成零電位的接地層中任二點間不再是零電位，此電位即所謂 的電場強度。接地層間有電位差將會造成共模電流。當走線長度小於 1/10～1/20 波長時， 共模輻射所造成的共模輻射電場的經驗公式如下所示 ) / ( 10 4 7 . _d If V m E Com λ − × =

π

(2.6) I ：共模雜訊的電流量 f ：共模雜訊的頻率 λ：天線長度（參考點為地端） d ：干擾源與受擾源之間的距離 同理，干擾源與測量點的距離 d 是固定的，且產品的操作頻率 f 無法改變，再加上 探討一個固定電流源下，由上式可發共模輻射電場只與一個因素有關－即天線長度。此 天線長度即是高頻電流的迴流路徑[1]。 由上二式可發現在相同的電流下，共模電場輻射的大小遠大於差模電場輻射。造成 共模輻射的原因有很多種，要很清楚、明確地去預測是那裡的信號所造成，是很困難的 一個問題，為解決此問題可用的變數僅是降低迴路電流的路徑，例如採用適當的接地規 劃降低、減少共模輻射。 從差模及共模輻射電場強度二個來比較，可以發現造成 PCB 板主要 EMI 不良點大 都是共模成份較多。然而，在實際的應用中，共模電流會比差模電流小很多，因此 PCB 板上所量測到的結果不只是共模輻射而已，而是共模及差模輻射二者共存的。這可從我 們常在實際測試時所看到的結果：共模輻射通常是發生在頻率較低處；而差模輻射則發 生在較高頻的部分。這是因為差模的輻射能量與頻率的關係是呈現平方關係，因此當頻

第

第

第

第 三

三

三 章

三

章

章

章

EMC

EMC

EMC

EMC 對策介紹

對策介紹

對策介紹

對策介紹

3 33 3----1 1 1 1 微帶線微帶線微帶線 微帶線 微帶線(Microstrip)是電子產品中設計 PCB 板時常使用到的結構，尤其是對價格較敏 感的產品，幾乎都是使用此種結構。微帶線的結構圖及電、磁場分佈圖如圖 3-1 所示， 微帶線的信號線位於介質層上，由信號線的上方暴露於空氣中，而另一側的接地平面位 於介質層的下方。從微帶線的電、磁場分佈情形，可很清楚地知道此種結構特性而言對 EMC而言是不利的，但由於其價格因素及容易製造等因素，還是受到廣泛的使用。因此 我們必須對其結構、特性有所認識，才能設計出好的板子。微帶線具有以下的特性 1. 電場穿透二種不同的介質，較難控制阻抗 2. 由於較小的耦合電容，故傳播速度快 3. 空氣的介電係數(1)較 PCB 的介電係數低(FR4 一般約 4~4.5)，所以整體的有效介電係 數較低(1＜ε_r,eff ＜

ε

_r) 4. 由於信號線位於 PCB 表面，較容易受到外部信號的干擾 5. 可以高密度佈線 r

ε

r

ε

圖 3-1 微帶線結構及其電磁場分佈情形[14]

微帶線相關的特性計算公式如下 ) 8 . 0 98 . 5 ln( 41 . 1 87 0 t W h Z r + + = ε （0.1＜W / h ＜0.8；1＜

ε

r＜15） (3.1) 8 . 0 ) 87 / 1 exp( 475 . 7 0 t Z h W r − + = ε (3.2) 2 1 , ) 10 1 ( 2 1 2 1 − + − + + = W h r r eff r ε ε ε (3.3) ) ( 75 . 84 _, in ps t_d = ε_reff (3.4) ) ( 75 . 84 0 , in pF Z C= εreff (3.5) ) ( 08475 . 0 _{, 0} in nH Z L= ε_reff (3.6) 從上面幾個公式可知，只要改變微帶線中的任一結構的參數，即會改變特性阻抗 值，例如當線寛 W 愈大時特性阻抗 Z₀愈小；線寛 W 變大的話，導體與參考平面之間的 電容 C 變大和導體的電感也變小，對特性阻抗 Z₀的主要影響是因為電容 C 的變大。各 種參數變化對 Z₀的影響程度是不同的，影響最大的是介質厚度 h，其次是介質常數

ε

_r和 導線寬度 W，影響最小的是導線厚度 t [5]。 依FR4 材質的二層板的微帶線結構，為了要有效控制電磁干擾的問題，要在 PCB 板上做出一條與驅動裝置輸出特性阻抗相同為 50Ω 的信號線，其寬度 W 約為介質厚度 h 的 2 倍，如此設計必定無法符合現在產品輕、薄、短小及操作速度快的趨勢，所以只 能透過其他的技巧來將驅動裝置與信號線間的阻抗不匹配消除，如在稍後章節介紹的終 端技術。 3 33 3----2 2 2 2 高頻信號迴流路徑高頻信號迴流路徑高頻信號迴流路徑 高頻信號迴流路徑 從基本電學我們很清楚地知道：任何一個能動作的電路必須為一封閉迴路，當電流 從傳送端傳送至接收端，在導線上就會產生一大小相同、方向相反的迴流，因而構成一

個封閉迴路。在 PCB 的設計上任何一條信號線並無特別地為它再拉一條線回至原本的傳 送端，所以在 PCB 上的迴路電流只能透過 PCB 的接地層來當迴流路徑。事實上，信號 迴流的途徑是多方面的，除了大家最為熟悉的參考地平面外，還有如相鄰的走線、PCB 板中的介質和空氣都有可能是其選擇的路徑。至於會選擇那個路徑則是看與信號線間的 耦合程度而定，耦合最強的將成為主要的迴流路徑。要確定由那個路徑耦合會最強，則 需要更進一步的使用模擬軟體、清楚知道 PCB 板子上的寄生參數等數據才能準確地預 估，故在本論文當中只以單一信號線的情況來探討電流迴路的問題。 電流的迴路路徑的選擇是依頻率的不同而改變。當頻率低時(約數 kHz)迴路電流是 沿著最小阻抗的路徑流回至傳送端，通常此最小阻抗路徑為最短、最寛的路徑；當頻率 提高(約數百 kHz)之後，迴路電流是沿著最小阻抗(電感最小)的路徑回至傳送端，通常電 感最小之路徑為在信號線的下方。高低頻迴路電流之示意圖如圖 3-2 所示 D r i v e r 低 頻 電 流 迴 流 路 徑 高 頻 電 流 迴 流 路 徑 從 D r i v e r 送 信 號 至 R e c e i v e r 的 傳 送 路 徑 R e c e i v e r 圖 3-2 高低頻信號迴流路徑示意圖 R e c e i v e r D r i v e r 高 頻 電 流 迴 流 路 徑 從 D r i v e r 送 信 號 至 R e c e i v e r 的 傳 送 路 徑 壕 溝 ： 模 擬 訊 號 線 底 下 有 其 他 信 號 線 穿 過 W D 圖 3-3 高頻信號迴流路徑被切割時迴流示意圖[14]

W D D L=5 ln (3.7) 頻率愈高電流會集中在導線的下方，這是在單一線路時或是線路與線路間距很大 時。依現代產品 PCB 板上走線的密度而言，這種情形很難遇到。在二層板中很常遇到信 號線的背面有其他信號線穿越過去，其示意圖如圖 3-3 所示，從前面我們已很清楚地知 道，迴路電流必須繞過此信號線(壕溝)，如此即會造成迴流路徑變大，跨越此信號線(壕 溝)時所增加的微量電感，再由感性電壓公式V = Ldi/dt，在相同的電流下，由於迴流 路徑的電感量增加，造成雜訊電壓增加而造成電磁干擾更加嚴重[14]。 由於成本的考量，無法增加 PCB 的層數來決解此問題時，必須利用一些技巧來減小 迴流路徑來降低電磁干擾程度。在二層板的應用有二個方法可決解此種方法。方法一如 圖 3-4 所示，信號線在背面被其信號線(壕溝)穿越過的地方，跨接一顆 0 Ohm 的電阻在 此信號線(壕溝)的二端來減小迴流路徑，此顆電阻的擺放位置相當地重要，要儘可能地 靠近信號線的正底下[6]。 圖 3-4 高頻信號迴流路徑被切割時利用電阻修補示意圖[6] 方法二如圖 3-5 所示，信號線在背面被其它信號線(壕溝)穿越過的地方，透過 Layout 技巧在適當的地方變換層，使得原本的信號線在背面被其信號線(壕溝)穿越過的區域最 小，來達到降低迴流路徑的目的。其中有一點必須注意的是，當同時有多條信號線在背 面被信號線(壕溝)穿過時，使用此方法反而造成整個地層被切割地更破碎，可能造成反 效果；此方法與方法一相比較，適用於單條信號線或是佈線密度不高時使用，本論文以

探討方法一為主題。 D r i v e r 高 頻 電 流 迴 流 路 徑 從 D r iv e r 送 信 號 至 R e c e iv e r 的 傳 送 路 徑 信 號 線 底 下 的 壕 溝 或 是 其 他 信 號 線 穿 過 利 用 適 當 的 換 層 將 信 號 線 換 至 正 面 來 R e c e i v e r 圖 3-5 高頻信號迴流路徑被切割時利用 Layout 修補示意圖 PCB板的 Layout 與電路圖上零件擺放位置是不成對應的關係。也就是說，在電路圖 中二元件擺放位置很近、零件接地點位置很近時，在實際 Layout 時會因空間位置、佈線 等因素，而有相當程度地不同，例如較長的走線距離或是零件接地點較遠等。因此，在 PCB Layout 佈線時即要將上述這種因素考慮進去，同時適當地規劃信號迴流路徑，如此 才能降低信號迴流路徑，減小因迴流所造成的電場強度大小，進而減輕電磁干擾的程度。 3 33 3----3333 防護線防護線防護線 防護線 在 EMC 中為了減少鄰近訊號的干擾，大家最常使用的是 3W 法則。這是由於 3W 法 則可以讓 70%的電場不互相干擾，若要更進一步達到 98%則必須使用到 10W 距離。使用 此方法不符現在的產品發展趨勢－體積越來越小、功能愈多與製造成本儘可能的降低 （最常使用的是將 PCB 板的層數減少），因此使用 3W 法則來執行 layout 時即顯得不可 行。 因價格考量，無法增加所使用的板子層數的話，例如只能使用二層板時，再使用 3W 法則不僅會造成 PCB 板裁大幅地增加外，同時也增加了整個產品的成本。所以必須考慮 其他方法來改善，在不增加成本的前題下且能達到相同、相近的效果，例如使用防護線 (Guard trace)方法來降低電磁干擾的程度，至於如何使用才能夠達到有效的效果，必須清 楚了解 Guard trace 的特性及對信號的可能影響，才能夠熟練的使用此技巧。 Guard trace－防護線，從名字即可很清楚地知道是用來防護、防衛信號線的。使用

方式是平行於信號線二旁的接地線做為防護，從 Driver 的輸出端一直至 Receiver 輸入端 為止，常做為 Clock、週期性信號或是高速切換的信號等防護，尤其 Guard trace 用於兩 層板之上，包圍在高頻信號線二旁時對 EMI 效果特別有效。

另外，在信號線二旁加上 Guard trace 時，必須特別注意到此 Guard trace 與信號線間 的距離，由於在信號線二旁加上 Guard trace 之後會有二個現象產生，示意圖如圖 3-6 所 示 1. 電場 fringing 至空氣中的量減小，而至 PCB GND 中的量增加了 2. Guard trace 與原來的信號線可看成是二條平行的導線 這二個現象皆將造成整體的耦合電容增大，因而降低此信號線的特性阻抗，Guard trace 距離信號線愈近時特性阻抗愈低。由於改變了信號線的特性阻抗，使得 Driver 端、信號

線與Receiver 端的負載阻抗不匹配，造成信號完整性(Signal Integrity)問題，必須依所採

用的 IC 的邏輯家族採用適當的阻抗匹配對策，在降低電磁干擾與信號完整性二者之間 取一個最有利的平衡點。 r

ε

r

ε

圖 3-6 信號線旁加 Guard trace 後,對電場的影響 雖然 Guard trace 用於兩層板之上對於電磁干擾的效果非常地明顯，若使用不當不僅 無法達到預期的效果，以下列出 Guard trace 的使用原則，其示意圖如圖 3-7 所示：

1. 要特別注意的是在 Guard trace 的頭尾二端必須接地(即傳送端及接收端)其屏蔽效果 才會顯著。

2. 儘可能的減低 Guard trace 與信號 trace 間的距離，且此分隔距離要保持固定，如此才 能使二者之間的分佈電容會是最低的，有利於對其諧波有很大之壓仰效果。

3. 當有二條信號線互相平行時，其中間所加的 Guard trace 是可以共用的，但在某些情 況下是不允許的，例如像在 differential pair 這種成對出現的信號。

4. 如果信號的走線長度太長時，可在 Guard trace 上打較多的 VIA 連接至地面，以增加 其防護效果，以 Intel 的建議是每隔 λ/20 打一個 VIA。在 Guard trace 上打 VIA 的原 則為在信號二旁要對稱，VIA 與 VIA 之距離不要固定。

5. 若信號線經由 VIA 換至另一平面時，其 Guard trace 的處理情形必須如圖 3-7 下方之 圖形所示，同樣必須將信號 VIA 包圍起來。 IC IC IC 信號線經由VIA換至另一平面時其Guard trace的處理 GND VIA Signal VIA 圖 3-7 使用 Guard trace 的使用方法[4]

3 33 3----4 4 4 4 阻抗匹配阻抗匹配阻抗匹配 阻抗匹配 當電路在高速操作時，連接 Driver 端至 Receiver 端之間導線必須以傳輸線來看待， 因此阻抗匹配即變的很重要的，未做好阻抗匹配將造成信號在導線二端產生多重反射； 過大的高頻能量將會影響到鄰近的其他信號，甚至將此能量輻射出去而造成 EMI 的問 題。 為了降低在傳輸線上這些非預期的反射干擾現象，終端技術是最有效且最常用的方 法。終端技術的主要是利用各種方法，儘可能提供一個阻抗匹配的傳輸線，使得在 Driver 端至 Receiver 端的反射干擾能降低至最小，同時還能減緩信號的上升下降速度。由於採 用終端技術的方法有很多種，必須依所使用的積體邏輯電路來選擇，若是選擇不恰當的 終端技術不僅無法達到預期效果，甚至會造成更大的信號的反射而影響到信號的雜訊容 限或造成串擾等問題。 以下針對幾個常用的終端技術做一簡單的介紹，每種方去各有其優缺點及其適用的 邏輯家族，必須依您的需求而選擇適當的終接技術[1]。 串聯終端技術 串聯終端技術 串聯終端技術 串聯終端技術 串聯終端技術從其名字即可了解此終端電阻是與信號導線是呈串聯連接的，連接示 意圖如圖 3-8 所示。至於此串聯終端電阻所要擺放的位置就顯得非常的重要，此串聯終 端電阻擺放位置務必愈靠近驅動裝置的輸出腳愈近愈好，主要是希望能夠讓此串聯終端 電阻能夠成為驅動裝置輸出的一部分，用以補償驅動裝置輸出特性阻抗，使得整體的阻 抗能夠與導線的特性阻抗相匹配；若是將串聯終端電阻離驅動裝置的輸出腳太遠時，此 電阻可能變成傳輸線的另一個阻抗不匹配點，那麼此串聯終端電阻的效果會被大打折 扣。

銅箔導線

Z

0

R

T

Z

S

Receiver

Driver

串聯終

端電阻

Z

L 圖 3-8 串聯終端電路連接圖[1] 串聯終端電阻的電阻值的簡易估算的方式如下 R_T=Z₀-Z_{S (3.8)} R_T：串聯終端電阻 Z₀：導線(傳輸線)的特性阻抗 Z_S：驅動裝置的輸出阻抗 通常 R_T的阻值約為 10~75 歐姆。 採用串聯終端技術對減低 EMI 的幅度最為明顯，因為透過串聯終端電阻的適當選 擇，可以將Driver 端送出的信號(Tx 信號)電壓振幅降低至原來的一半左右，因而降低了 Driver 端送出至 PCB 傳輸線上的電流，減少感性電壓公式V =Ldi/dt中的 di 大小，因而 達到降低 EMI 的目的。另外，採用串聯終端技術時必須注意邏輯電路的輸出高／低準位 時，其輸出特性阻抗會有些許的差異，必須依那一個對整體的影響較大或是在二者之間 取折衷。 並聯終端 並聯終端 並聯終端 並聯終端 此技術最早是由 IBM 公司所提出來，所以又稱為 IBM 終端技術。其連接圖如下圖 3-9 所示，並聯終端技術是在靠近接收端的輸入處連接一個終端電阻至 3.3V 直流電源， 此接上的電阻即為並聯終端電阻 R_T。當RT值等於導線之特性阻抗Z₀時，在接收端的反

射係數 Γ_L=0； R_L =R_T//Z_L ≈R_T，表示在整個導線上沒有反射現象產生。由於並聯終端 技術需要額外一個直流電源，且使用此技術的功率消耗相當的大，並不適合 CMOS 的 IC 封裝。

銅箔導線

Z

0

R

T

Z

S

Receiver

並聯終

端電阻

Z

L

VCC33

Driver

Receiver

圖 3-9 並聯終端電路連接圖[1] 0 0 Z R Z R L L L + − = Γ (3.9) T L T L R Z R R = // ≈ (3.10) 其中R_L為終端電阻 Z₀：導線(傳輸線)的特性阻抗 Z_L：接收端的輸入特性阻抗 戴維寧終端 戴維寧終端 戴維寧終端 戴維寧終端 戴維寧終端技術又稱為分離式終端技術，其連接圖形如下圖 3-10 所示。戴維寧終端 技術是採用兩個並聯終端電阻 R_T1和R_T2，二個並聯終端電阻分別連接至直流電源及接 地，使得其邏輯高低準位與接收端能相符。R_T1和R_T2的選擇原則是 R_T1//R_T2= Z₀。由於戴 維寧終端技術與並聯終端技術一樣，需要額外一個直流電源造成功率消耗相當的大，所 以也不適合 CMOS 的 IC 封裝。

銅箔導線

Z

₀

R

T1

Z

S

Z

L

VCC33

R

T2

Driver

Receiver

圖 3-10 戴維寧終端電路連接圖[1] 交流終端 交流終端 交流終端 交流終端 由於並聯終端及戴維寧終端皆在接收端的輸入處加上一個直流電源而增加了系統 的消耗功率，交流終端即是為改善此缺點而設計出來的另一個技術，其連接圖如下圖 3-11 所示。交流終端技術最主要是利用電容 C_T具有隔離直流的特性，來隔離傳輸路徑 上的 DC 電流，以達到降低功率消耗的目的。 交流終端技術所選用的並聯電阻 R_T及隔離電容 C_T值要特別的注意，R_T值要等於導 線的特性阻抗Z₀；至於隔離電容 C_T值的選擇必須依RC 時間常數及操作頻率而定，其主 要因為電容的充放電時間會受到操作頻率、工作週期、傳播時間延遲及上升時間的影 響。一般並聯電阻 R_T及隔離電容 C_T值的選擇可依據下列二個公式來選擇 1. R_T=Z_{0 (3.11)} 2. _{T T d} T t C Z fC 2 * 3 2 1 = Ω = 或是 π (3.12) 其中 t_d：為線路的時間傳播延遲 ； f：為操作頻率

C_T值一般選擇 20~600pF

銅箔導線

Z

0

Z

S

Z

L

R

T

Driver

Receiver

C

T 圖 3-11 交流終端電路連接圖[1] 由於不同的邏輯家族的高/低準位的輸出電阻皆不相同，必需依所使用的邏輯家族選 擇適當的終端技術。常用的終端技術分別有下列幾種：串聯終端、並聯終端、戴維寧終 端及交流終端。下表 3-1 針對各種終端技術的優缺點做一比較。 表 3-1 各種終端技術的優缺點比較表[1] 各種終端技術的優缺點比較表 終端技術 串聯終端 (阻尼終端) 並聯終端 (IBM 終端) 戴維寧終端 (分離式終端) 交流終端 適用邏輯家族 CMOS ECL FACT ECL TTL ECL FAST FACT 終端電阻值 Z₀-Z_S Z₀ 2Z₀ Z₀ 終端電容值 無 無 無 Z_T*C_T=3t_d 功率消耗 最低 最高 最高 中等 分散式負載的驅動能力 不佳 佳 佳 佳 傳播延遲 增加 不增加 不增加 不增加 上升時間 不增加 不增加 不增加 增加 改善的反射信號 二次反射 一次反射 一次反射 一次反射 本論文所使用的 IC 為 CMOS IC 依上表可知適合使用串聯終端技術，且減少 EMI 的 幅度來看，以串聯終端的效果最為明顯。故本論文主要是以串聯終端來探討對 EMI 的相 對關係，至於其他的終端技術不在此篇論文探討內。

3333----5 5 5 5 信號完整性信號完整性信號完整性(Signal Integrity)信號完整性(Signal Integrity)(Signal Integrity) (Signal Integrity) 隨著高速數位電路輸出操作速度不斷地提高以及 PCB 板上密度增加，信號的完整性 已經成為高速數位 PCB 設計必須關心的重要問題之一。信號完整性是指信號在信號線上 的失真的程度。一個良好的信號完整性代表的意思，在電路從 Driver 端送出的信號至 Receiver 端時，能夠讓 Receiver 端接收到的信號是正確的時序和電壓；信號完整性差可 能是從Driver 端送出的信號至 Receiver 端時，波形在其臨界值來回跳動或是波形抖動厲 害，造成產品的誤動作或是不穩定等異常現象。在高頻電路中要得到一個完美的信號完 整性是非常艱辛的挑戰，因此只要電路中信號能夠以要求的時序、持續時間和電壓振幅 到達Receiver 端，則該電路具有較好的信號完整性。 至於造成信號完整性差並不是由單一因素導致的，而是 PCB 設計中多種複雜因素共 同引起的一個現象，例如，零件在 PCB 板上的擺放、信號線的佈線等皆為造成信號完整 性問題。如何在 PCB 板的設計過程中充分考慮到信號完整性的因素，並採取有效的控制 措施，已經成為當今高頻數位電路的 PCB 設計中的一個熱門課題。造成信號完整性問題 主要包括反射、振盪、同步切換雜訊(SSN)、串擾等。常見引起信號完整性問題及一般 的解決方法，分別如下所述。 反射 反射 反射 反射 傳送端與接收端阻抗不匹配即會引起信號的反射，接收端將一部分電壓反射回傳送 端，造成線路中傳送出去的信號與反射回來的信號彼此互相干擾。造成阻抗不匹配的原 因，除了傳送端與接收端的輸出／入阻抗不同外，尚有其他方面的因素，如信號佈線的 架構、使用了不正確的終端、經過貫孔、連接器等造成傳輸線上及電源平面的不連續等 因素變化，均會導致信號的反射。可依所採用的邏輯家族特性，使用適當地終端技巧將 反射降至最低，如此不僅可提昇信號完整性，同時對電磁干擾也有效地抑制。 振盪 振盪 振盪 振盪 所謂的信號振盪(Ringing)的現象是指信號達到電壓準位後反復地出現過衝(Overshoot) 和下衝(Undershoot)的現象。振盪最容易發生在週期性信號中，如 Clock 信號。信號的振 盪和環繞振盪（Rounding）皆是由線路上的電容引起，振盪屬於欠阻尼狀態（負載阻抗