複晶矽鍺與MILC在低溫複晶矽薄膜電晶體上之應用(III)---總計畫

行政院國家科學委員會專題研究計畫 成果報告

總計畫

計畫類別： 整合型計畫

計畫編號： NSC92-2215-E-009-012-

執行期間： 92 年 08 月 01 日至 93 年 07 月 31 日

執行單位： 國立交通大學電子工程學系

計畫主持人： 張俊彥

共同主持人： 張鼎張，洪志旺

計畫參與人員： 涂峻豪,吳元均,楊哲育

報告類型： 完整報告

報告附件： 出席國際會議研究心得報告及發表論文

處理方式： 本計畫可公開查詢

中 華 民 國 93 年 11 月 20 日

複晶矽鍺與 MILC 在低溫複晶矽薄膜電晶體上之應用

Poly-SiGe and MILC Technologies for Low Temperature TFT Applications

計劃編號: NSC92-2215-E009-012

執行期限：92 年 8 月 1 日至 93 年 7 月 31 日

計劃主持人:

國立交通大學電子研究所張俊彥 教授

一、 中文摘要 本研究計畫將以三年時間，研究探討複晶 矽鍺（poly-SiGe）與金屬誘發側向結晶（MILC） 應用在低溫複晶矽薄膜與其薄膜電晶體的製成 技術。我們提出數種不同結構的電晶體、利用蕭 特基接觸汲極/源極、傳統 MILC 與無電鍍 MILC 等方式來製作複晶矽薄膜電晶體，主要重點在於 改善複晶矽電晶體長久以來的致命傷─漏電流 及 kink-effect 並提高其導通電流，嘗試做成小尺 寸電晶體並探討其短通道效應及可靠度問題 等。第一年著重在複晶矽鍺選擇性成長、金屬矽 化物蕭特基接觸與 MILC 資料庫的建立，我們利 用不同的壓力、溫度、氣體種類、退火條件、無 電鍍濃度、酸鹼值及金屬種類等製成因子，藉由 TEM、SEM、XRD、Auger、Raman、薄膜測厚 儀等分析儀器找出最佳的製成條件。第二年則利 用第一年的資料庫製作複晶矽薄膜電晶體，量測 電性，萃取參數並與傳統結構比較，研究分析找 出機制。第三年著重在小尺寸電晶體的製作，探 討不同結構及不同製成方式電晶體的短通道效 應並與傳統結構小尺寸電晶體比較，藉由變溫量 測以及電壓 stress，討論小尺寸新結構製程薄膜 電晶體的可靠度問題及原因。 關鍵字 : 複晶矽鍺、金屬誘發側向結晶、kink effect Abstract

In this project, we intend to study low-temperature polycrystalline thin film and thin-film transistors using poly-SiGe andMILC(Metal-Induced-Laterally-

Growth) technologies by three years. We propose novel poly-Si TFTs fabricated by Schottky Source/Drain contact or recrystallized by conventional MILC and electroless MILC technologies. These novel structures are expected to suppress the leakage current and the kink effect. The ON current will be also improved. In addition, small-dimension (<1µm) novel poly-Si TFTs are also fabricated and characterized. The dimensional effects and the reliability issues are carefully

studied.

In the first year, we will establish the database of selectively-growth SiGe, metal silicide Schottky contact and MILC technologies. The film is analyzed by using TEM, SEM, XRD, Auger, Raman and a-stepper. Process factors such as pressures, temperatures, gas sorts, annealing conditions, electroless concentrations, PH values and metal sorts are varied to find the optimal condition. The second year, poly-Si TFTs are fabricated using the optimal condition specified in the first year. Typical characteristics are measured and typical parameters are extracted. By comparing to the conventional TFTs, the mechanism dominates our devices are proposed. The small-dimension TFTs are fabricated in the third year. The short channel effects of different structures are compared with that of conventional small-dimension TFTs. The reliability issues are also discussed after thermal measurement and electrical stress.

Keyword: poly-SiGe, MILC, Kink effect

二、計畫的緣由與目的

近年來主動式矩陣液晶顯示器（Active Matrix Liquid Crystal Display）技術越來越成 熟，顯示器面積越作越大有逐漸取代傳統陰極射 線管 CRT 的趨勢，引起產業界和學術界廣泛的 興趣。

非晶矽薄膜電晶體（Amorphous Silicon Thin Film Transistor）常被用來當作主動式矩陣 液晶顯示器的切換元件，此乃因非晶矽具有可在 低溫下沈積，生產成本低，適合大面積製作以及 漏電流小等優點，是目前技術較成熟且已有商業 化 的 產 品 ； 相 較 於 複 晶 矽 薄 膜 電 晶 體 （polycrystalline Silicon Thin Film Transistor）， 複晶矽薄膜電晶體有較大的導通電流，因此可以 縮 小 電 晶 體 面 積 進 而 提 高 顯 示 器 的 透 光 率 （aperture ratio），此外由於複晶矽薄膜電晶體與 MOS 製成相容，故複晶矽也可以做成驅動電路 （driving circuit），如此液晶顯示器和週邊電路 可整合在一起，簡化製程複雜度而有效的降低成 本。

漏電流太大是複晶矽薄膜電晶體的致命 傷，實際顯示器上應用要求每片圖素（pixel）的 漏電流必須小於 1pA，因此在本計畫中，我們提 出數種結構以及方式利用複晶矽鍺及 MILC 在 低溫複晶矽薄膜電晶體上的應用以提升電晶體 的特性： l. 抬升汲極與源極(Raised-S/D) TFT 降 低 複 晶 矽 薄 膜 電 晶 體 通 道 層 (channel layer)的厚度，可有效的改善導通特性，如載子 遷移率提升，導通電流增加，降低臨界電壓，降 低次臨界撥動，漏電流變小等，但降低厚度會使 汲極與源極端的電阻值上升而影響電晶體的導 通電流，在本計畫中，我們首先提出 Raised-S/D 的結構來降低汲極與源極端的電阻值，改善複晶 矽電晶體的導通特性及降低漏電流等，但卻不需 要額外的光罩，節省成本。 2. 矽鍺間璧隙(SiGe Spacer) TFT 由於漏電流是複晶矽薄膜電晶體一大致 命傷，而漏電流又與通道汲極端橫向電場有關 係，橫向電場越大，漏電流則越大，為了降低漏 電 流 ， 不 少 文 獻 報 告 指 出 做 成 LDD （lightly-Doped Drain）結構，亦即在閘極兩端 形成 spacer 的形式，可以降低汲極端的橫向電 場而達到降低漏電流的目的，但由於此結構有個 偏移層（offset）在汲極/源極與閘極間，造成導 通電流也隨偏移層寬度增加而下降的情況，為了 降低漏電流但使導通電流不至於下降太多，有人 提出 Gate-overlap LDD（GOLD）結構來改善此 問題，如此 on/off 電流比率可以提高，但此等結 構的上級 metal gate-electrode 並無法與下面的 poly-gate 作有效的自我對準（self-alignment）， 元件尺寸縮小時，會產生問題。在本計畫中，我 們首先提出矽鍺 SiGe Spacer TFT 的結構來改善 漏電流。 3. 金屬矽化物蕭特基接觸汲極/源極 近幾年來，許多矽電晶體的研究著重於將 傳統含有離子佈植區的汲極與源極改用金屬矽 化物(silicide)蕭特基接觸，其主要優點是可製作 出僅一兩百埃通道長度的電晶體，傳統藉由離子 佈植後再加熱活化佈植雜質的製程會造成佈植 雜質擴散而不利於製作淺接面短通道電晶體。此 外，在蕭特基接觸電晶體中，汲極區內建電場效 應可有效降低汲極區的電場，且源極蕭特基接觸 亦可有效地吸收被碰撞游離出的電洞，因此可有 效 改 善 使 汲 極 和 源 極 易 崩 潰 的 浮 接 體 效 應 (floating-body effect)。基於上述說明，基於上述 說明，本計畫在氧化矽晶片上研製具蕭特基汲/ 源極接觸的非晶矽化鍺薄膜電晶體，且為降低接 觸電阻及改善電晶體切換速度，在汲極及源極區 擬採用雙金屬合金製作蕭特基接觸。 4. 金屬誘發側向結晶化之複晶矽薄膜電晶體研 究 由於顯示器的玻璃基板最高只能承受 600 ℃的溫度，所以複晶矽薄膜電晶體顯示器的製作 必須採用低於 600℃的低溫製程。近幾年來，學 界提出了一種新的低溫再結晶方式可以大幅降 低製程的溫度(再結晶溫度約 500℃)而且可以得 到極大的晶粒尺寸(平行於通道方向可達數十μ m)稱為金屬誘導橫向結晶(MILC ,Metal Induced Laterally Crystallization)。以金屬晶粒形成的金 屬矽化物，進行橫向再結晶。我們將此 MILC 的技術應用在一新結構複晶矽薄膜電晶體，並做 成小尺寸電晶體，當閘極長度小於一晶粒大小 時，便成了單晶的複晶矽薄膜電晶體，預期特性 將會大幅度改善，並探討其可靠度問題。 二、 研究方法及成果 l. 抬升汲極與源極(Raised-S/D) TFT

Oxide

Poly-Si Gate Oxide Poly-Gate Poly-SiGe Poly-SiGe Poly-SiGe 圖一、 新穎複晶矽薄膜 電晶體(SiGe Raised S/D)，通道厚度約為 20 nm，而複晶矽鍺汲極/ 源極厚度約為 120nm。 G a te L e n g th (µm ) 2 4 6 8 1 0 B rea kd ow n V o lt age (V ) 8 1 0 1 2 1 4 1 6 1 8 2 0 2 2 W = 1 0µm C o n v e n tio n a l S iG e E le v a te d S /D 5 5 % d e g ra d a tio n 2 1 % d e c re a se C h a n n e l T h ic k n e s s ~ 5 0 n m 圖二為通道厚度為 50nm 新穎結構薄膜電晶體 (SiGe LDD TFTs)以及傳統薄膜電晶體的崩潰電

壓關係圖。 2. 矽鍺間璧隙(SiGe Spacer) TFT

Oxide

Poly-Si Gate Oxide Poly-Gate

n

-n

-Poly-SiGe

n

+

n

+ 圖 三 為 新 穎 複 晶 矽 薄 膜 電 晶 體 (SiGe LDD TFTs)，間隙壁部分利用選擇性方式沈積，不需 要額外光罩及達成 LDD 結構。 W/L=10µm/3µm Stress time (s) 0 100 200 400 600 800 1000 ∆ V th 0 1 2 3 4 5 conventional TFT SiGe spacer TFT, LDD~1x1013 SiGe spacer TFT, LDD~ 5x1014 圖四為對 SiGe LDD TFTs 以及傳統的薄膜電晶 體做 Vg=Vd=20V 的施壓條件後的 VT 變化。 3. 金屬矽化物蕭特基接觸汲極/源極 圖五: 非晶矽化鍺氫薄膜電晶體結構的 (a) 剖面圖、(b)頂視圖。 圖六為不同通道層薄膜電晶體的 IDS-VD特性圖。 4. 金屬誘發側向結晶化之複晶矽薄膜電晶體 CW MILC-W CW Buried oxide a-Si Gate CW MILC-W CW Buried oxide a-Si Gate 圖七為元件圖案相依的複晶矽薄膜電晶體結構 的剖面圖。 Gate voltage (V) -4 -2 0 2 4 6 8 10 Dra in c u rr en t ( A ) 10-14 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 F iel d effect mobi lity ( cm 2/Vs) 0 20 40 60 80 100 Vd=5V Vd=0.1V L/W=5um/67nm*10 圖八為十條奈米通道複晶矽薄膜電晶體的轉換 及輸出特性圖。 Gate voltage (V) -4 -2 0 2 4 6 8 10 D ra in current (A) 10-14 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 Fiel d ef fe ct mob ilit y ( cm 2/V s) 0 20 40 60 80 100 Vd=0.1v Vd=5V L/W=5um/1um 圖九為單條通道複晶矽薄膜電晶體的轉換及輸 出特性圖。

Device name Mobility (cm2_/VS) Vth (V) SS (V/dec.) Ion / Ioff L5S1 18.11 4.79 0.80 2.90 × 106 L5M10 42.29 4.05 0.59 2.93 × 106 表一為單通道及十條奈米通道複晶矽薄膜電晶 體的電特性比較表。 三、 討論與總結 l. 抬升汲極與源極(Raised-S/D) TFT SiGe Raised S/D TFTs 相較於傳統的 TFTs 結構有較高的導通電流，以及較高的 Ion/Ioff 比 例，而且其崩潰電壓有很明顯的改善，而且在主 動式矩陣液晶顯示器應用上可以有自我對準的 能力以及可以節省一道光罩的成本。 2. 矽鍺間璧隙(SiGe Spacer) TFT SiGe LDD TFTs 有較低的漏電流、較高的 Ion/Ioff 比例，而且可以抑制 kink effect。此外， 此結構也可以有較好的電性容忍能力。同時也具 有自我對準的 優點，並且可以節省一道光罩的 成本。 3. 金屬矽化物蕭特基接觸汲極/源極 本研究計畫製作了具雙金屬合金蕭特基源 /汲極接觸的非(複)晶矽化鍺薄膜電晶體，並研究 了元件的電性特性在經過適當的退火處理後，金 屬 Sb 與非晶矽化鍺氫通道介面間的串聯電阻減 少了，如此增強了元件的操作特性，薄膜電晶體 元件的等效電子遷移率與臨界電壓由介面間的 蕭特基位障與退火溫度所主導；此外利用組成梯 度的技術及適當的退火溫度處理，元件的特性很 明顯的提升了。 4. 金屬誘發側向結晶化之複晶矽薄膜電晶體 由實驗可知遷移率是與元件的多條通道寬 度相依。對同樣閘極長度為 5 um 的元件而言， 遷移率隨著通道寬度的縮減而提昇，遷移率由單 通道的 18.11 cm2_{/Vs 提昇到 42.29 cm}2_/Vs。 本研究群的相關研究成果已經發表在國際 期刊上，其相關論文見參考文獻 [9][10][11][12][13][14]。 五、參考文獻

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12.D. Z. Peng, T. C. Chang, C. Y. Chang, H. W. Zan, T. S. Liao and P. T. Liu, “ A lightly doped drain polycrystalline silicon thin-film transistor with selective growth of SiGe spacer,” submitted to Appl. Phys. Lett.

13..D. Z. Peng P. S. Shih, H. W. Zan, C. Y. Chang, T. C. Chang, and C. W. Lin, “A Novel Self-Aligned SiGe Elevated S/D polycrystalline-Silicon Thin-Film Transistor,” SID Digest, 40th anniversary, P. 204, 2002.

14 Y. C. Wu, T. C. Chang, C. Y. Chang, C. S. Chen, C. H. Tu, P. T. Liu, H. W. Zan, and Y. H. Tai, Appl. Phys. Lett., 19, 3822 (2004).