顯示器用氧化鋅薄膜電晶體研發(II)

行政院國家科學委員會專題研究計畫成果報告

顯示器用氧化鋅薄膜電晶體研發

Study of ZnO-Based Thin Film Transistors for Displays

計畫編號：

執行期限：96 年 8 月 1 日至 97 年 7 月 31 日

主持人：林鵬 國立交通大學材料科學與工程學系

一、 中文摘要

本計畫以溶膠-凝膠法製備鋯離子摻雜之氧 化鋅薄膜電晶體，並以高介電之鈦酸鍶鋇薄膜作 為薄膜電晶體之閘極絕緣層以提升薄膜電晶體 之電性。鋯離子之摻雜使氧化鋅薄膜之晶粒縮 小，提高氧化鋅之價帶-傳導帶間的能隙差，故降 低了氧化鋅薄膜之載子濃度，改善電晶體之關閉 電流，大幅提昇了元件之開關比。另外，由於鈦 酸鍶鋇薄膜之高介電特性，可降低鋯離子摻雜之 氧化鋅薄膜電晶體之操作電壓，且其較佳之介面 陷阱密度使電晶體之遷移率、臨限電壓以及次臨 限斜率等電性亦獲得提升。 關鍵詞：溶膠-凝膠法、氧化鋅、薄膜電晶體、鈦 酸鍶鋇 Abstract

Sol- gel derived Zr-doped ZnO thin- film transistors were fabricated in this project. High-k (Ba,Sr)TiO3

gate insulators were utilized to improve performance of the thin- film transistors. The Zr-doping leads to small- grain-sized ZnO thin films, which showed a higher energy gap between conduction and valence band, and a lower carrier concentration of the semiconductors. The lower carrier concentration suppresses the off-state current of the transistors, and enhances on/off ratio significantly. Furthermore, the reduction of operation voltages of Zn(1-X)ZrXO thin- film

transistors was due to the high dielectric properties of (Ba,Sr)TiO3.gate insulators. Mobility, threshold

voltage, and sub-threshold slope of transistors were also further improved through the lower interface trap density of (Ba,Sr)TiO3.

Keywords : Sol- gel method, ZnO, thin film

transistors, and (Ba,Sr)TiO3

二、 背景及目的

由於光電顯示產業在近年來的蓬勃發展，顯 示器之關鍵技術-薄膜電晶體技術亦有一日千里 之進展。傳統薄膜電晶體之製程技術多以濺鍍 (sputtering) 或 化 學 氣 相 沈 積 (chemical vapor deposition) 等真空技術來製作，然隨著顯示器面 積之增加，以真空製程製作薄膜電晶體之成本將 會急遽增加。本計畫上年度曾以溶膠-凝膠法之溶 液製程技術成功製備出鎂離子摻雜之氧化鋅薄 膜電晶體，並探討鎂離子之摻雜對氧化鋅薄膜及 薄膜電晶體材料及電性之影響。以溶膠-凝膠法所 製備之氧化鋅薄膜電晶體雖具備極高之開關比 (>106) ， 但 其 元 件 載 子 遷 移 率 卻 偏 低 (<1 cm2 -/Vs)，此一遷移率對於需要使用電流驅動之顯示 技術如有機發光二極體而言是不足的。故本年度 本計畫之目的在於改善溶膠-凝膠法之製程技術 以及薄膜電晶體之材料特性，以提升氧化鋅薄膜 電晶體之電性。 氧化鋅由於具備優良之光電特性，近年來更 有許多研究著墨於探討摻雜對氧化鋅薄 膜特性 之影響。相較於非晶矽與多晶矽，氧化鋅在可見 光波長範圍具備較高之穿透性，且其製程溫度亦 較低。本年度計畫將分為兩部分，第一部份為探 討鋯離子之摻雜對氧化鋅薄膜及薄膜電晶體之 影響；第二部分以鈦酸鍶鋇[(Ba,Sr)TiO3, BST]作

為薄膜電晶體之閘極絕緣層，探討高介電閘極絕 緣層對於鋯離子摻雜之氧化鋅薄膜電晶體電性 之提升。

三、 實驗方法與步驟

1. 先驅液之配製與薄膜之沈積

本 計 畫 以 醋 酸 鋅 [zinc acetate 2-hydrate, Zn(CH3COO)2．2H2O]及異丙醇鋯[C12H28O4Zr]溶 解於 2-甲氧基乙醇[2-methoxyethanol]與單乙醇 胺[monoethanolamine (MEA)]之混合溶液中，在 60℃下攪拌 30 分鐘，先驅液之配製流程如圖一 所示。配製完成之先驅溶液以旋轉塗佈將先驅液 圖一 Zn(1-X)ZrXO 先驅溶液配製流程 沈積於玻璃等基版上，旋塗完成之薄膜以 400℃ 烘烤，最後薄膜在 500℃下以氧氣退火 2 小時。 2. SiO2閘極絕緣層之薄膜電晶體製作流程 首先以濺鍍(sputtering)沈積金屬 Cr 作為元件 之 閘極電 極 ， 接 著 以 電 漿 輔 助 化 學 氣 相 沈 積 (Plasma Enhanced Chemical Vapor Deposition, PECVD)沈積厚度為 3000Å 之 SiO2作為元件之閘

極絕緣層。沈積完畢之後蝕刻出閘極電極之接觸 洞口(contact hole)，接著再以濺鍍法沈積氧化銦 錫(Indium Tin Oxide, ITO)作為元件之源極與汲 極電極，元件之寬長比(channel width/length, W/L) 為 500/10。最後將先驅液依前述旋轉塗佈之製程 條件將鋯離子摻雜之氧化鋅薄膜沈積於元件上。 3. BST 閘極絕緣層之薄膜電晶體製程 首先以射頻磁控濺鍍(rf-sputtering) 沈積釕酸 鋇[BaRuO3, BRO]作為元件之閘極電極，氬/氧氣 流量比為 19.5/0.5，工作壓力為 10 mTorr，製程 溫度為 500℃。接著以射頻磁控濺鍍沈積厚度為 3000Å 之 BST 作為元件之閘極絕緣層，沈積溫度 自常溫至 500℃。為了消除 BST/BRO 間之介面 缺陷，沈積完 BST 後薄膜需在 400℃氧氣下退火 30 分鐘。接著依 1 之製程條件將鋯離子摻雜之氧 化鋅薄膜旋塗於 BST 上，在氧氣氣氛下以 400℃ 退火 30 分鐘。最後以射頻磁控濺鍍法沈積鋁離 子摻雜之氧化鋅[Zn(1-X)AlXO, AZO]導電薄膜作 為 元 件 之 源 極 與 汲 極 ， 元 件 之 寬 長 比 為 500/100。元件示意圖如圖二所示。 圖二 Zn(1-X)ZrXO 薄膜電晶體元件示意圖

四、 實驗結果與討論

1. 鋯離子摻雜之氧化鋅薄膜材料分析與薄 膜電晶體電性分析： 圖三為不同鋯離子摻雜之 Zn(1-X)ZrXO 薄膜之 X-ray 繞射圖譜。由圖三可發現氧化鋅薄膜之 (100)、(002)以及(101)等結晶方向均隨著鋯離子 摻雜濃度增加而減弱，此一結果表示氧化鋅之結 20 30 40 50 60 x = 0.10 x = 0.03 x = 0.01 (101) (002)

Intensity (arb. unit)

2 θ (Degree)

(100)

x = 0.00

圖三 不同鋯離子摻雜之 Zn(1-X)ZrXO 薄膜 XRD

晶性因鋯離子之摻雜而變差，且在鋯離子摻雜量 10 mol%以內，Zn(1-X)ZrXO 薄膜中並無 ZrO2結晶 相產生。圖四為鋯離子摻雜之 Zn(1-X)ZrXO 薄膜表 面微觀分析(SEM 與 AFM)，可發現摻雜鋯離子 圖四 不同鋯離子摻雜之 Zn(1-X)ZrXO 薄膜微觀 (SEM 與 AFM)分析 後，氧化鋅薄膜之縐折狀結構逐漸消失，但薄膜 之晶粒大小亦隨著鋯離子摻雜而縮小。另外，摻 雜 3 mol%鋯離子之 Zn(1-X)ZrXO 薄膜之表面粗糙 度(Rrms= 6 nm)亦較未摻雜鋯離子之純氧化鋅薄 膜為小(Rrms = 44 nm)。 圖五(a)為未摻雜鋯離子之氧化鋅薄膜電晶體 汲極電流- 汲極電壓(drain current-drain voltage,

ID-VD)電性圖形，可發現其飽和汲極電流並不明 顯，且在閘極電壓為 0V 時元件尚有極高之汲極 電流。但鋯離子摻雜量為 3 mol%之氧化鋅薄膜 電晶體之飽和汲極電流以及關閉電流(off-state current, IOFF)有極大改善，如圖五(b)所示。圖六 為鋯離子摻雜之氧化鋅薄膜電晶體之汲極電流-閘極電壓(drain current- gate voltage, ID-VG)電性圖

形，可發現元件之關閉電流隨鋯離子摻雜量增加 而有顯著下降，雖然開啟電流(on-state current, ION)亦隨鋯離子摻雜量而略微降低，但元件之開 關比卻因此而大幅提昇 。在鋯離子摻雜量為 3 mol% 時氧化鋅薄膜電晶體具有最高之開關比 (8.89×106)。鋯離子摻雜之氧化鋅薄膜電晶體電性 摘要於表一。表一中可發現鋯離子摻雜之氧化鋅 薄膜電晶體之載子遷移率隨鋯離子摻雜量而降 低，這是因為鋯離子的摻雜會在電晶體通道中形 圖五 (a) 未摻雜鋯離子之氧化鋅薄膜電晶體 ID-VD電性圖形 (b) x=0.03 之 Zn(1-X)ZrXO 薄膜電 晶體 ID-VD電性圖形 -100 -50 0 50 100 10-11 10-10 10- 9 10- 8 10- 7 10- 6 10- 5 10- 4 10- 3 Drain Current, I D (A) Gate Voltage, V G (V) x = 0.00 x = 0.01 x = 0.03 x = 0.05 x = 0.10 圖六 鋯離子摻雜之氧化鋅薄膜電晶體 ID-VG電 性圖形

x in Zn(1-x)ZrxO µsat(cm2/Vs) Vth(V) Ioff (A/µm) Ion/Ioff 0.00 0.40 -31.9 7.20×10-7 <10 0.01 0.34 -9.90 2.86×10-11 1.34×105 0.03 0.28 4.72 3.24×10-13 8.89×106 0.05 0.10 10.4 2.14×10-13 4.28×106 0.10 0.03 20.5 1.28×10-13 1.52×106 表一 鋯離子摻雜之氧化鋅薄膜電晶體電性整理 成散射中心(scattering center)，因而降低元件的遷 移率。另外，元件遷移率的降低也可能肇因於摻 雜了鋯離子之氧化鋅薄膜結晶性變差所致。 為探討鋯離子的摻雜對氧化鋅薄膜半導體特 性的影響，本計畫將鋯離子摻雜之氧化鋅薄膜製 作 成 金 屬 - 二 氧 化 矽 - 半 導 體 (metal-oxide-semiconductor, MOS)結構，以電容-電壓(capacitance-voltage, C-V)量測可計算半導體 薄膜中之載子濃度(carrier concentration)。半導體 中載子濃度可由(1)求得：

(

)

[

₂

]

1 / 2 − − − = q dC dV n εs (1) 其中ε 為半導體之介電常數。在頻率為 1 MHzs 下之電容-電壓特性如圖七所示，而薄膜之載子濃 0 5 10 15 20 25 30 0.82 0.84 0.86 0.88 0.90 0.92 0.94 0.96 0.98 1.00 8.0x1015 8.5x1015 9.0x1015 9.5x1015 1.0x1016 1.1x1016 1.1x1016 C/C i Applied Voltage (V) 1/C 2 (cm 4 /F 2 ) 圖七 MOS 結構之鋯離子摻雜氧化鋅半導體電 壓-電容特性 度與鋯離子摻雜量之關係如圖八所示。由圖八中 可 發 現 薄 膜 之 載 子 濃 度 隨 鋯 離 子 摻 雜 量 而 降 低。此一現象可解釋電晶體之關閉電流隨鋯離子 摻雜量而降低。而氧化鋅半導體之載子濃度隨鋯 離子摻雜量下降的原因則可能是起因於摻雜鋯 離子後伴隨之晶粒縮小。Hossain 等人曾提出氧 化鋅薄膜電晶體之物理模型，依據他們所提出之 模型，當通道中氧化鋅之晶粒縮小時，傳導帶 0.00 0.02 0.04 0.06 0.08 0.10 101 6 101 7 101 8 Carrier Concentration, n (cm -3 ) x in Zn 1-xZrxO 圖八 鋯離子摻雜之氧化鋅薄膜載子濃度與鋯 離子摻雜濃度之關係

(conduction band, EC)與費米能階(Fermi level, EF)

間之能隙便會增加；另外由於氧化鋅之晶界屬於 雙蕭特基能障(double Schottky barrier)，較小的晶 粒會使傳導帶上之電子濃度受到晶界上蕭特基 能障的空乏，使傳導帶上的電子濃度降低。在未 摻雜鋯離子的氧化鋅薄膜中，電子濃度大於 1017 cm-3。而鋯離子摻雜濃度為 3 mol%之氧化鋅薄膜 電子濃度約可降低至 1016 cm-3。由於電晶體通道 中電子濃度的降低，電晶體的操作模式便可由空 乏 模 式 (depletion mode) 改 變 為 增 強 模 式 (enhancement mode)，大大增加了電晶體之開關 比。 2. 以鈦酸鍶鋇薄膜作為鋯離子摻雜之氧化 鋅薄膜電晶體閘極絕緣層電性分析： 雖然本計畫以摻雜鋯離子之氧化鋅薄膜成功 製備出高開關比之薄膜電晶體，但鋯離子摻雜之 氧化鋅薄膜電晶體之載子遷移率仍太低，且其操 作電壓過高(100V)。故本計畫第二部分以高介電 之鈦酸鍶鋇薄膜作為氧化鋅薄膜電晶體閘極絕

緣層，以提升薄膜電晶體之電性。 由於釕酸鋇與鈦酸鍶鋇具有相同之晶體結構 以及近似之晶格常數，故文獻中已驗證在釕酸鋇 電極上沈積鈦酸鍶鋇高介電薄膜有助於降低鈦 酸鍶鋇薄膜之結晶溫度並提升其介電常數。圖九 為在不同沈積溫度下，鈦酸鍶鋇/釕酸鋇薄膜之 20 30 40 50 60 Td= 100 o C T_d= 200 o C Td= 300 o C Td= 400 o C BRO (110)

Intensity (arb. unit)

2 θ (Degree) BST (110) Td= 500 o C BST/BRO/Si 圖九 不同沈積溫度下，BST/BRO 薄膜之 XRD 繞射圖譜 X-ray 繞射圖譜。由圖九可知，鈦酸鍶鋇(110)方 向之繞射峰出現在沈積溫度 200℃左右。此一結 晶溫度遠低於以 Pt 作為底電極之結晶溫度，原因 在 於 釕 酸 鋇 電 極 提 供 鈦 酸 鍶 鋇 薄 膜 優 選 方 向 (preferred orientation)，因而降低了鈦酸鍶鋇薄膜 之結晶溫度。圖十為不同沈積溫度下鈦酸鍶鋇薄 膜之介電常數。可發現鈦酸鍶鋇薄膜之介電常數 隨沈積溫度上升而提高，這是因為在較高的沈積 溫度下鈦酸鍶鋇薄膜具有較佳之結晶性所致。值 得 注意的 是 ， 以 釕 酸 鋇 為 底 電 極 沈 積 溫 度 為 300℃時，鈦酸鍶鋇薄膜之介電常數為 151，遠高 於以 Pt 為底電極之介電常數(Td ~ 300℃, er ~ 50)。 圖十一為鈦酸鍶鋇/釕酸鋇在不同沈積溫度下 之漏電流特性。由圖十一可發現，鈦酸鍶鋇之漏 電流特性在介於常溫至 300℃間相當接近，且在 相同電場下，以釕酸鋇為底電極之漏電流遠低於 以 Pt 為底電極之漏電流。這是由於釕酸鋇提供了 良好之晶格匹配，故鈦酸鍶鋇/釕酸鋇介面間之缺 0 100 200 300 400 500 0 50 100 150 200 250 Dielectric Constant Deposition Temperature, T d ( o C) Al/BST/BRO/Si 圖十 不同沈積溫度下，BST/BRO 薄膜之介電 常數 0.0 0.2 0.4 0.6 0.8 1.0 10-10 10-9 10-8 10-7 10-6

Leakage Current Density (A/cm

2 ) Electric Field (MV/cm) Deposition Temperature, T_d 500 oC 400 oC 300 oC 200 o C 100 oC R.T. 圖十一 不同沈積溫度下，BST/BRO 之漏電流 特性 陷也較以 Pt 為底電極來的少，故具有較低之漏電 流。然而，沈積溫度在 400 至 500℃時，鈦酸鍶 鋇薄膜漏電流數值較沈積溫度在 300℃以下高了 兩個數量級以上。儘管沈積溫度在 400 至 500℃ 時鈦酸鍶鋇具有更高之介電常數，但高漏電流並 不適合用於電晶體之閘極絕緣層。故鈦酸鍶鋇閘 極絕緣層之理想沈積溫度應介於常溫至 300℃ 間。 圖十二(a)至(c)為鈦酸鍶鋇薄膜在不同沈積溫 度下之 AFM 表面影像，可發現鈦酸鍶鋇薄膜在 越高之沈積溫度具有越大之晶粒大小，此一結果

Gate insulators ε _r D (cmit

-2

eV-1) µ (cm_sat 2/Vs) _{V (V) S (V/dec) Ith ON}/IOFF

SiO2 3.9 8.14×1012 0.24 3.92 10.3 5.26×106 BST (Td= R. T.) 25 5.03×1012 0.35 3.53 1.47 2.45×105 BST (Td=100℃) 52 1.47×1012 0.79 3.03 1.07 1.16×106 BST (Td=200℃) 84 8.97×1011 1.11 1.98 0.99 3.65×106 BST (Td=300℃) 151 5.44×1011 1.40 1.45 0.61 7.04×106 表二 不同閘極絕緣層之 Zn0.97Zr0.03O 薄膜電晶體電性整理 與圖九之 X-ray 繞射圖譜吻合。圖十二(d)-(f)分別 為為 Zn0.97Zr0.03O 薄膜沈積在 SiO2，鈦酸鍶鋇(Td = 100℃)以及鈦酸鍶鋇(Td = 300℃)之 SEM 表面 影 像 。 可 發 現 沈 積 在 此 三 種 介 電 薄 膜 上 之 Zn0.97Zr0.03O 薄膜表面結構並無太大變化。 圖十二 (a)-(c) 不同沈積溫度之 BST 薄膜表面 AFM 影像；(d)-(f) Zn0.97Zr0.03O 薄膜沈積在 SiO2， 鈦酸鍶鋇(Td = 100℃)以及鈦酸鍶鋇(Td = 300℃) 之 SEM 表面影像 圖十三(a)為以常溫下沈積之鈦酸鍶鋇薄膜為 Zn0.97Zr0.03O 薄膜電晶體閘極絕緣層之汲極電流-汲極電壓電性圖形。可發現相較於 SiO2，以鈦酸 鍶鋇為閘極絕緣層之薄膜電晶體之操作電壓由 100V 降為 10V。由於高介電閘極絕緣層可提高 閘極之電容值，閘極電極與半導體層間之耦合亦 隨之提高，故可降低元件之操作電壓。圖十三(b) 為以沈積溫度為常溫至 300℃之鈦酸鍶鋇薄膜為 Zn0.97Zr0.03O 薄膜電晶體閘極絕緣層之汲極電流-閘極電壓電性圖形。以 SiO2 以及沈積於常溫至 300℃之鈦酸鍶鋇閘極絕緣層之 Zn0.97Zr0.03O 薄 膜電晶體特性摘要列於表二。 為探討不同之閘極絕緣層對 Zn0.97Zr0.03O 薄 膜 電 晶 體 電 性 之 影 響 ， 本 計 畫 使 用 準 低 頻 (quasistastic)以及高頻(100 kHz)之電容-電壓量測 圖十三 (a) 以常溫沈積之 BST 為 Zn0.97Zr0.03O 薄膜電晶體閘極絕緣層之 ID-VD電性圖形；(b) 沈 積 溫 度 為 常 溫 至 300℃ 之 鈦 酸 鍶 鋇 薄 膜 為 Zn0.97Zr0.03O 薄膜電晶體閘極絕緣層之 ID-VG電性 圖形

電 晶 體 之 介 面 陷 阱 密 度 (interface trap density,

it

D )，並摘要於表二。以 SiO2為閘極絕緣層具有

極高之介面陷阱密度(8.14×1012

cm-2eV-1)，而鈦 酸鍶鋇閘極絕緣層則可改善介面陷阱密度。由表

二所示，介面陷阱密度隨鈦酸鍶鋇薄膜沈積溫度 而降低，沈積溫度為 300℃之鈦酸鍶鋇閘極絕緣 層其陷阱密度可改善至 5.44×1011 cm-2eV-1。由於 沈積溫度較高之鈦酸鍶鋇薄膜具有較佳之結晶 性，薄膜表面特性也可因此改善，故可改善介面 陷阱密度。另外，本計畫亦以電容-電壓量測計算 Zn0.97Zr0.03O 之載子濃度。沈積於 SiO2及不同沈 積溫度鈦酸鍶鋇閘極絕緣層之 Zn0.97Zr0.03O 半導 體，其載子濃度介於 3.97 至 4.04×1016 cm-3，這 表示 Zn0.97Zr0.03O 半導體之載子濃度不隨著閘極 絕緣層的不同而改變。由表二可知，Zn0.97Zr0.03O 薄膜電晶體之載子遷移率、臨限電壓以及次臨限 斜率等元件特性均隨鈦酸鍶鋇薄膜沈積溫度而 改善，應是由於鈦酸鍶鋇介面陷阱密度改善所 致。

五、 結論

本研究以鋯離子摻雜氧化鋅半導體製作薄 膜電晶體，藉由鋯離子之摻雜縮小氧化鋅薄膜之 晶粒大小，因而降低薄膜之載子濃度，而改善薄 膜電晶體之關閉電流，使元件開關比有大幅度之 提升。另外使用高介電之鈦酸鍶鋇薄膜取代 SiO2 作為元件之閘極絕緣層，由於鈦酸鍶鋇之高介電 特性，使元件之操作電壓由 100V 降低至 10V， 且鈦酸鍶鋇閘極絕緣層並改善薄膜電晶體之介 面陷阱密度，因而使薄膜電晶體之遷移率、臨線 電壓以及次臨線斜率等電性均獲得大幅度改善。

六、 參考文獻

[1] T. Minami: Mater. Res. Bull. 25 (2000) 38. [2] T. J. Coutts, D. L. Young, and X. Li: Mater. Res.

Bull. 25 (2000) 58.

[3] R. F. Service: Science 276 (1997) 895.

[4] P. Yu, Z. H. Tang, G. K. Wong, M. Kawasaki, A. Ohtomo, H. Koinuma, and Y. Segawa: Solid State Commun. 103 (1997) 459.

[5] S. Masuda, K. Kitamura, Y. Okumura, S. Miyatake, H. Tabata, and T. Kawai: J. Appl. Phys.

93 (2003) 1624.

[6] J. Nishii, F. M. Hossain, S. Takagi, T. Aita, K. Saikusa, Y. Ohmaki, I. Ohkubo, S. Kis himoto, A. Ohtomo, T. Fukumura, F. Matsukura, Y. Ohno, H. Koinuma, H. Ohno and M. Kawasaki: Jpn. J. Appl. Phys. 42 (2003) L347.

[7] R. L. Hoffman, B. J. Norris and J. F. Wager:

Appl. Phys. Lett. 82 (2003) 733.

[8] P. F. Carcia, R. S. McLean, M. H. Reilly and G. Nunes, Jr: Appl. Phys. Lett. 82 (2003) 1117. [9] Y. Ohya, T. Niwa, T. Ban, and Y. Takahashi: Jpn.

J. Appl. Phys. 40 (2001) 297.

[10] B. J. Norris, J Anderson, J. F. Wagner, and D. A. Keszler: J. Phys. D: Applied Phys. 36 (2003) L107.

[11] F. M. Hossain, J. Nishii, S. Takagi, A. Ohtomo, T. Fukumura, H. Fujioka, H. Ohno, H. Koinuma, and M. Kawasaki: J. Appl. Phys. 94 (2003) 7768.

[12] J. Levinson, F. R. Shepherd, P. J. Scanlon, W. D. Westwood, G. Este, and M. Rider: J. Appl. Phys. 53 (1982) 1193.

[13] A. Ohtomo, M. Kawasaki, T. Koida, K. Masubuchi, H. Koinuma, Y. Sakurai, Y. Yoshida, T. Yasuda, and Y. Segawa: Appl. Phys. Lett. 72, (1998) 2466.

[14] D. Zhao, Y. Liu, D. Shen, Y. Lu, J. Zhang, and X. Fan: J. Appl. Phys. 90 (2001) 5561.