實習名稱：邏輯電路之精簡與驗證

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實習名稱：邏輯電路之精簡與驗證

班級四資工一 B

姓名葉崇豪黃昱翔

學號 4000E060 4000E093

指導老師曾建勳老師

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一、Introduction【簡介】

邏輯閘層次的最小化(gate-level minimization)可歸類為求取描述數位電路之布林函數的最佳化閘-層次執行電路的設計工作。此項工作相當易懂，但當邏輯閘具有較多輸入時卻很難以人工方式來進行。很幸運地，計算機邏輯合成工具可以很有效且快速地來簡化一大組布林方程式。雖然如此，設計師了解問題的數學描述與其解亦很重要。

二、Problem Formulation【問題的形成】

【1】

上方這張圖是將程式全部正確的打上去後，所產生出來 F1=F2 的方塊圖 !!

【2】

上方這張電路圖是方塊圖內部的構造，由 X、Y、Z 輸入並使得 F1=F2 的電

(3)

【3】x

'y'z+x'yz+xy' 【電腦繪圖】

(1)x

'y'z+x'yz+xy' 【手繪】

(2) x

'z+xy' 【手繪】

(4)

三、Testbech【程式測試檔】

1.

程式碼：

module booleantest1(x,y,z,F1,F2,F3,F4);

input x;

input y;

input z;

output F1,F2,F3,F4;

assign F1=(~x&~y&z) (~x&y&z)

(x&~y);

assign F2=(~x&z) (x&~y);

assign F3=1'b1;

assign F4=1'b1;

endmodule

2.

真值表&驗證

x y z x'y'z x'yz xy' x'z xy' F1 F2

0 0 0 0 0 0 0 0 0 0

0 0 1 ¹ ⁰ ⁰ ¹ ⁰ ¹ ¹

0 1 0 ⁰ ⁰ ⁰ ⁰ ⁰ ⁰ ⁰

0 1 1 0 1 0 1 0 1 1

1 0 0 ⁰ ⁰ ¹ ⁰ ¹ ¹ ¹

1 0 1 ⁰ ⁰ ¹ ⁰ ¹ ¹ ¹

1 1 0 0 0 0 0 0 0 0

1 1 1 ⁰ ⁰ ⁰ ⁰ ⁰ ⁰ ⁰

(5)

3.

Test bench 【8 張照片】

(1)

上方圖片所指的地方位於在 180.0ns 的位置，當

X、Y、Z

的輸入【0,0,0】，

則 F1 輸出為〝0〞、F2 輸出也為〝0〞，由此可知 F1 = F2。

(2)

X、Y、Z

的輸入【0,0,1】，

(3)

X、Y、Z

的輸入【0,1,0】，

(6)

(4)

X、Y、Z

的輸入【0,1,1】，

(5)

X、Y、Z

的輸入【1,0,0】，

(6)

X、Y、Z

的輸入【1,0,1】，

(7)

X、Y、Z

的輸入【1,1,0】，

(8)

X、Y、Z

的輸入【1,1,1】，

4.

FPGA 實驗驗證【8 張照片】

(1)

當

X、Y、Z

的輸入【0,0,0】，因此可知 F1 與 F2 皆亮紅燈。

(8)

(2)

當

X、Y、Z

的輸入【0,0,1】，因此可知 F1 與 F2 皆不亮燈。

(3)

當

X、Y、Z

(4)

當

X、Y、Z

(9)

(5)

當

X、Y、Z

(6)

當

X、Y、Z

(7)

當

X、Y、Z

(10)

(8)

當

X、Y、Z

四、Conclusion【結論與心得】

4000E060 葉崇豪

這是上大學第二次做的報告，一開始做感覺比第一次做的實習難度增難很多，在製作的過程，我們遇到了一些問題，也花了很多時間在討論到底是哪裡發生了問題與實作拍照上，在實作方面也遇到了很多問題，也透過助教和同學討論後才稍為了解了一些，

在與同學互相交流中，大家所遇到的一些問題或不確定的，在討論之下，我們也嘗試了很多次，雖然經過了多次的失敗，不過最後能找出每個問題的答案，也讓我們更了解數位實習都在做些什麼，以及學了哪些程式，程式方面還是要多加強，因為成是對實作來說很重要的。希望往後的報告能做得更順利。

4000E093 黃昱翔

這次的報實在是讓人措手不及，因為還要讀書準備下禮拜的期中考，而且在製作的過程中又遇到了各種各樣的問題，不過最後還是在禮拜四下午把報告趕出來了，希望下次在期中考和期末考的上一週可以不要做報告，這禮拜的各種事情已經讓我累到精疲力盡了。

實習名稱：邏輯電路之精簡與驗證