四級差動雙延遲環形壓控振盪器有無負迴授電路之比較

張煌輝

、曾世鎰

、黃建宏

、江正傑

、夏松義

、蔡澈雄

、甘廣宙

、張培華

1

崑山科技大學 電子工程系 台南 台灣

2

國立台南大學 電機研究所 台南 _台灣

3

國立嘉義大學 電機工程系 嘉義 台灣

710 台灣台南市永康區大灣路949 號 Tel: +886-6-2050521 Fax: +886-6-20502050

e-mail:[email protected]

摘要

在此論文，我們使用有回授四級差動雙延遲環形壓 控震盪器及無回授四級差動雙延遲環型壓控震盪器來比 較。我們使用 H-spice 與 ADS 在 TSMC 0.18μm 製程中 成功的驗證出有輸出頻率。模擬顯示出無回授四級差動 雙延遲環形壓控震盪器電路能穩定的從 1.2 V 到 1.8V 的電壓工作，當電壓接近於 1.8V 時，振盪頻率只有 0.985 GHz，有回授四級差動雙延遲環形壓控震盪器能 穩定的從0.9V 到 1.8V 的電壓工作，當電壓接近於 1.8V 時，震盪器頻率將超過2.272GHz，當電壓只是 0.9V 時 輸出的頻率約為 3.372GHz。最後模擬結果顯示兩種震 盪器比較結果是有回授電路的震盪器會比較好。

關鍵詞;雙延遲環形振盪器，相位雜訊，調頻範圍。

Abstract

In this paper, we present a four cascaded differential double delay ring oscillator Negative Skew and four cascaded differential double delay ring oscillator Without Negative Skew bands oscillator which mainly composed.

We use H-spice and ADS to verify that the oscillator output frequency is. Witch 1.2 volts and 1.8 volts power. The 0.985 GHz under 1.8 volts power for four cascaded differential double delay ring oscillator Without Negative Skew, Witch 0.9 volts and 1.8 volts power. The 2.272 GHz under 1.8 volts power, The 3.372 GHz under 0.9 volts output frequency for four cascaded differential double delay ring oscillator With Negative Skew. Such oscillator is a wide band which includes Feedback is Good.

Keywords:

1. 前言

在現在的電子及通訊電路中，鎖相迴路(PLL)是一種 常見且在無線通訊系統中，受到相當廣泛運用的電路，

其中鎖相迴路裡的核心電路就是壓控振盪器(VCO)，然 而壓控振盪器容易受到環境的影響(如電源電壓變化時

的穩定度、環境溫度變化時的穩定度、外界磁場與振動 的影響)以及電路本身的雜訊影響，使得振盪訊號在頻 譜上發生偏移或是相位雜訊太大，而這些情形將會影響 到鎖相迴路無法進行相位鎖定與輸出波形的跳動。

所以對於壓控振盪器而言，如何設計出一個達到穩 定且低雜訊、線性調變頻率、對電源與溫度的穩定度、

低功率消耗及高頻化是目前研究的趨勢，一般情況下，

振盪器可分為LC 振盪器與環形振盪器兩種。LC 振盪器 的優勢在於Q 值較高相位雜訊比較好，通常比環形振盪 器好10~20dB[1]，而環形振盪器面積小，不需要使用到 電感，相對的可積體化程度較高，因此各有各的優缺 點。

而本論文將提出以四級差動雙延遲環型壓控振盪器[2]來 設計出一個寬調頻範圍、相位雜訊小的主動負載差動放大器 之壓控振盪器。

2. 電路架構與動作原理 2-1 電路結構

2-1.1 四級差動雙延遲環形差動震盪器有無回授震盪器

我們使用四級差動雙延遲環形差動震盪器，圖一、

圖二為有無回授單顆延遲單元，圖三由無回授延遲單元 所組成的四級差動雙延遲震盪器，圖四則為有回授延遲 單元所組成的四級差動雙延遲震盪器，然而震盪器的頻 率是由 PMOS 電晶體的 W 值及 NMOS 的 W 值來決定 輸出頻率的快慢。圖三、圖四中我們將整個電路分成兩 部分，震盪器部分與 Super Buffer，在主電路部分為四 級差動雙延遲環形差動震盪器主要是產生震盪頻率，我 們將給一個Vcrtl 控制電壓來做調變，而 Super Buffer 給 一定電壓 VDD，這部分主要是將接收到的訊號加以放 大，進而考慮到負載關係，加此 Buffer 來推動，而震盪 頻率取決於 M1、M2、M3、M4 的寬長比(W/L)，M5、

M6 的閘級(Gate)則是接 Vcrtl 來做為控制此震盪器頻率 的大小。

然 而 在 此 篇 論 文 裡 ，我們將提出各種模擬數據結 果，來比較有回授及無回授電路來做比較。

四級差動雙延遲環形壓控振盪器有無負迴授電路之比較

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圖三、圖四由四級插動延遲單元組成的震盪器，此 迴路中每個延遲單元正的輸出傳遞給下一級負的出輸 入，每個延遲單元負輸出傳遞給下一級正的輸入，最後 一級在接回第一級，如此形成H、L 的改變震盪結果。

圖一： 無回授單顆延遲單元

圖二： 有回授單顆延遲單元

圖三： 無回授之雙延遲震盪器

圖四： 有回授之雙延遲震盪器

考慮到在量測時的負載效應，所以最後在輸出點(out) 作虛擬負載電路，圖五C1 是晶片中的 DC BLOCK 大電 容、C2 是模擬 IC PAD 所產生的寄生效應、L 是預估頻 率高時的導線電感效應、最後的R 為輸出阻抗匹配(配 合高頻測試儀器，標準值為50Ω)。

R C1 L

C2

GND out Vout

圖五： 虛擬負載電路

2. 動作原理與理論

由圖一、圖二可以看出 Vout+與 vout-互為反相且與 下一級 Vin-、Vin+連結在一起因此會產生 H、L 的變 化，此為主迴路延遲產生的振盪，理論上兩級以上不一 定要為奇數級皆可產生振盪，然後次要的迴路是由負回

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授來形成主要是產生更多的相位選擇以提高頻率輸出與 降低相位雜訊之雙重優點。

圖一中 M3、M4、M5、M6 提供 Latch(拴鎖)程度，

Vctrl 愈大 Latch 愈大，則輸出頻率愈小；反之則為是。

此雙延遲振盪器電路的優點：

1. 對 Vdd，GND 產生的 Noise 有較高抵抗力，且無 ECL 架構，可以免去 1/f 之 Noise。

2. 輸出全擺幅。

3. 輸出頻率高且寬。

3. 模擬結果

在 這 篇 論 文 裡 ， 我 們 使 用 H-Spice 和 Advanced Design System (ADS)這兩套軟體，以及 TSMC 0.18μm 製 程 model 來模擬圖一的電路，我們使用的元件有 PMOS(電晶體)、NMOS(電晶體)、CMOS 反相器，其中 所 有 MOS 的通道長度(L=0.18μm)、PMOS 的寬度、

NMOS 的寬度依不同需求有不同的寬度。

圖四是當Vctrl 與 VDD 皆為 1.8 伏特時，輸出頻率為 3.372 GHz，圖五是 Vctrl 與 VDD 皆為 1.8 伏特時，輸出 頻率為 2.272 GHz 輸出波形如下圖所示。

圖六、圖七皆為Post-Layout Simulation

圖六： Vctrl 與 VDD 都為 1.8 伏特的輸出波形(無回授)

圖七： Vctrl 與 VDD 都為 1.8 伏特的輸出波形(有回授)

3.1 電壓-頻率

圖八、圖九為有回授及無回授電壓-頻率曲線圖，

圖中的有 FF、TT、SS 三條曲線，此三條曲線各自代表 H-spice 用 PMOS 與 NMOS 採 Fast Fast (FF)模式、

Typical Typical (TT) 模式跟 Slow Slow (SS) 模式三種狀

態來模擬並且將結果製作成圖表。依圖我們可以看出 Vctrl 的電壓愈大輸出頻率愈小，反之則反是；此結果 與前面原理的推斷相吻合。

VV cc tt rr ll (( VV ))

圖八： 電壓-頻率曲線圖(無回授)

圖九： 電壓-頻率曲線圖(有回授)

由 上 圖 可 得 知 我 們 模擬的結果符合理論，理論上 Fast Fast (FF)所得的頻率＞比 Typical Typical (TT) 所得 的頻率＞Slow Slow (SS) 所得的頻率，我們無回授電路 的電壓分別從 1.2V 模擬到 1.8V，每增加 0.1V 模擬一 次， TT、FF 與 SS 皆為 1.2 V 啟振。

有回授部分的電壓從0.9V 模擬到 1.8V，每增加 0.1V 模擬一次，FF 與 SS 在 0.8V 起震，TT 在 0.9V 起震。

3.2 電壓-消耗功率

圖十、圖十一為電壓-功率曲線圖，圖中的有 FF、

TT、SS 三條曲線，此三條曲線各自代表 H-spice 用 Fast Fast(FF)、Typical Typical (TT)跟 Slow Slow (SS)三種狀 態來模擬並且將結果製作成圖表。

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圖十： 電壓-消耗功率曲線圖(無回授)

0.8 1 1.2 1.4 1.6 1.8

Vctrl(v)

16 20 24 28 32 36 40

Di ss ip ati on(mW)

FF --- TT --- SS ---

27.87 36.85

23.03 30.31

19.27 25.72

圖十一： 電壓-消耗功率曲線圖(有回授)

由上圖可以得知我們模擬的結果符合理論，理論上 Fast Fast (FF)的消耗功率＞Typical Typical (TT)消耗功率

＞Slow Slow (SS) 的消耗功率，且消耗功率會跟頻率成 正比如公式所示 PDD = fCV²DD[3]，一個好的 PDD 曲線 會呈現圓滑的曲線向上延伸。

圖十無回授電路的總消耗功率在 Vctrl 等於 VDD(1.8 V)時，其值為 9.54 mW，圖十一有回授電路的總消耗功 率在Vcrtl 等於 Vdd(1.8V)時，其值為 23.03mW。

由上面各種模擬數據得知，有回授四級差動雙延遲 環型壓控震盪器會比無回授四級差動雙延遲環型壓控震 盪器來的好。

表 I 列出與其他論文 VCO 之比較，此 VCO 電路之 模擬結果，在Phase Noise 與 Frequency Range 皆有優異 的表現。

表 I 與其他已發表的 VCO 比較表

Design Type

(Ring/LC)

Frequency Range (MHz)

Phase Noise(dBc/H z@600KHz)

Power (mW) M.

Thamsirianunt [7] Ring 320~926 -99 7.4 C. H. Park [5] Ring 750~1200 -117 30 D. Y. Jeong [6] Ring 250~1690 -79 96 J. Craninckx [4] LC 1620~1880 -117 6 N. M. Nguyen [8] LC 1680~1860 -104 70 無回授四級雙延遲

環型壓控震盪器 Ring 819~2690 -122 23.8 有回授四級雙延遲

環型壓控震盪器 Ring 2270~3370 -122.6 30.31

圖十二至圖十五分別為兩種振盪器之佈局圖與核心 電路佈局圖。

圖十二： 無回授四級雙延遲環型壓控振盪器佈局圖

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