y h EQ~ G M09201016 Bav G t OGqu{thZ mWG A 10-bit 250-MSPS Digital to Analog Converter for WLAN Applications DGLuqT 10250MSPS h j

中 華 大 學 碩 士 論 文

題目：應用於無線通訊網路之 10 位元 250MSPS 數位 類比轉換器

A 10-bit 250-MSPS Digital to Analog Converter for WLAN Applications

系 所 別：電機工程學系碩士班 學號姓名：M09201016 劉家鈞 指導教授：田 慶 誠 博士

中華民國 九十五年 二月

ABSTRACT

A 10-bit 250-MSPS Digital to Analog Converter for WLAN Applications

This thesis presents a 10-bit 250-MSPS 1.8-V digital to analog converter (DAC) and is implemented in TSMC 0.18µm CMOS technology. A segmented current steering architecture is used with optimized performance for speed, resolution, power consumption and area. The DAC can be operated up to 250MHz sampling frequency and the settling time is less than 3.5 ns. The differential nonlinearity (DNL) and integral nonlinearity (INL) are ±0.15 and ±0.13 least significant bits (LSBs), respectively. The spurious free dynamic range (SFDR) at 250-MSPS remains above 63.6 dB for input frequency up to 120 MHz.

Total power dissipation is 30.6 mW with 1.8-V power supply. The chip size is 1.258 mm × 1.485 mm.

摘要

應用於無線通訊網路之10位元250MSPS數位類比轉換器

本論文主要探討一個應用於無線通訊網路之十位元 250 MSPS 數位類比轉換器的設計、分析與實現。採用電流切換模式的架構以達 到高速的需求。在數位部分的設計是將八個最大位元(MSB)轉換成熱 碼、二個最小位元(LSB)使用二位元碼，以逹到較佳的差動非線性誤 差(Differential nonlinearity ,DNL)與較理想的佈局面積。在類比部分，

利用溫度補償電路(Bandgap reference circuit)提供一穩定電壓驅動來 產生穩定的電流並提供給矩陣中每一個單位電流源。此數位類比轉換 器使用TSMC 0.18 µm 1P6M CMOS製程技術來實現，佈局的面積為 1.258 x 1.485mm²。

誌謝

本論文可以順利完成，首先要感謝指導教授田慶誠博士這幾年來 的指導，不僅使我的專業知識提升，也讓我瞭解到做研究時所應有的 態度與方法。

感謝陳明志、江學敏、呂宗憲等學長給予論文研究上的許多寶貴 意見。以及感謝王昱椉、蕭淵鍊、曹爾亮、邱俊貴、范繼中、陳逸軒、

古惠升、陳鵬貴、王永彬、蘇子傑、張皓清等同學的互相支持幫忙與 鼓勵，讓我在論文研究的過程中，留下美好的回憶。以及感謝學弟們 為實驗室帶來新的氣息。

最後尤其要感謝我的父母、兄長、女友佳璘以及一些好朋友們的 鼓勵與付出，讓我在遭遇挫折和困難時，能夠突破困惑與難關繼續的 努力。願我在未來有一絲榮耀歸與最愛我的家人、老師以及好友，謝 謝你們。

2006/02/14

目錄

Abstract ……….I 摘要 ..………II 誌謝 ..………III 表目錄..………VII 圖目錄………VIII

第一章 緒論………1

1.1 研究動機………1

1.2 論文組織………1

第二章 數位類比轉換器基礎………3

2.1 理想數位類比轉換器………3

2.2 數位類比轉換器常見規格………4

2.2.1 靜態特性……….5

2.2.2 動態特性……….8

2.3 數位類比轉換器架構比較………..10

2.3.1 電阻串式………11

2.3.3 R/2R電流相加式………13

2.3.4 切換電容式………15

2.3.5 二進制加權電流源式………15

2.3.6 等電流源式………16

2.3.7 區段電流源式………17

第三章 數位類比轉換器設計………18

3.1 簡介……….18

3.2 區段電流源式數位類比轉換器……….18

3.3 定電流分散式偏壓電路設計……….21

3.3.1 帶差參考電路………22

3.3.2 運算放大器………26

3.3.3 分散式偏壓電路………32

3.4 溫度計解碼器電路設計……….33

3.5 門閂電路設計……….35

3.6 單位電流源設計……….38

3.6.1 隨機誤差………38

3.6.2 系統誤差………40

3.7 數位類比轉換器佈局……….44

第四章 模擬與量測……….47

4.1 簡介………47

4.2 模擬結果………..47

4.3 測試考量………...52

第五章 結論與未來展望……….54

5.1 結論……….54

5.2 未來展望……….54

參考文獻……….55

表目錄

3.1 二進位制與等電流源數位類比轉換器之標準差比較 ... 18

3.2 二進位制電流源與等電流源數位類比轉換器之面積比較 ... 19

3.3 開迴路增益與單位增益頻寬在其他corner下的表現 ... 28

3.4 電流變化率在其他corner下的表現 ... 32

3.5 不匹配製程參數... 39

4.1 溫度變異與SFDR模擬結果... 52

4.2 數位類比轉換器規格... 52

圖目錄

1.1 Transmitter 應用流程圖... 1

2.1 N-bit數位類比轉換器方塊圖... 3

2.2 理想3-bit數位類比轉換器輸入輸出特性圖 ... 4

2.3 偏移誤差 ... 5

2.4 增益誤差 ... 6

2.5 微分非線性誤差 ... 7

2.6 積分非線性誤差 ... 7

2.7 穩定時間 ... 8

2.8 上升時間與下降時間 ... 9

2.9 10-bit非理想數位類比轉換器快速傅立葉轉換頻譜 ... 9

2.10 電阻串式數位類比轉換器 ... 11

2.11 加權電阻式數位類比轉換器 ... 13

2.12 R/2R電阻梯... 14

2.13 R/2R電流相加式數位類比轉換器... 14

2.14 切換電容式數位類比轉換器 ... 15

2.15 二進制加權電流源式數位類比轉換器 ... 16

3.1 正規化需求面積對區段化百分比 ... 20

3.2 總諧波失真對區段化百分比 ... 21

3.3 8+2數位類比轉換器方塊圖... 21

3.4 正TC電壓 ... 22

3.5 帶差參考電路電路圖 ... 24

3.6 帶差參考電路對溫度變異的模擬結果 ... 25

3.7 定電流產生電路 ... 26

3.8 摺疊疊接式運算放大器 ... 27

3.9 摺疊疊接式運算放大器，交流分析模擬結果 ... 27

3.10 電阻之電流鏡偏壓 ... 28

3.11 與供應電源無關之電流電路 ... 30

3.12 寬振幅偏壓電路 ... 30

3.13 寬振幅定電導偏壓電路 ... 31

3.14 寬振幅定電導偏壓電路，輸出電流對供應電壓變化模擬... 32

3.15 分散式偏壓電路方塊圖 ... 33

3.16 分散式偏壓電路部份電路圖 ... 33

3.17 二進制轉溫度計碼的真值表 ... 34

3.18 （a）邏輯關係（b）溫度計碼解碼器 ... 34

3.20 （a）整體門閂電路（b）局部門閂電路 ... 36

3.21 B0-B5的延遲多於CLK，整體門閂電路不影響時脈 ... 36

3.22 B0-B5的延遲多於CLK，局部門閂電路將時脈同步 ... 37

3.23 CLK的延遲多於B0-B5，整體門閂電路將時脈同步 ... 37

3.24 CLK的延遲多於B0-B5，局部門閂電路不影響時脈 ... 38

3.25 （a）邊緣效應（b）解決方案 ... 40

3.26 雙距心開關切換順序 ... 41

3.27 單位電流源電路 ... 41

3.28 訊號交錯的位置等於VDD／2 ... 43

3.29 訊號交錯的位置大於VDD／2 ... 43

3.30 數位類比轉換器之Floor-plan ... 44

3.31 最終的佈局結果 ... 45

3.32 打線圖與包裝後的IC腳位示意圖 ... 46

4.1 穩定時間模擬結果 ... 47

4.2 單調性模擬結果 ... 48

4.3 本數位類比轉換器DNL與INL模擬結果 ... 48

4.4 SFDR模擬結果（TT） ... 49

4.5 SFDR模擬結果（SS）... 49

4.7 SFDR模擬結果（SF）... 50

4.8 SFDR模擬結果（FS）... 51

4.9 當類比供應電壓為1.6V時，SFDR的模擬結果 ... 51

4.10 Settling time Rise/Fall time的量測圖 ... 52

4.11 量測SFDR ... 53

第一章 緒論

1.1 研究動機

近年來，由於網路應用的快速進步，使得網路的需求與日俱增。

為了能更快速、更省成本的與網路建立連線，並且不受使用地點與時 機的限制，有線傳輸已無法滿足這樣的需求。隨著無線網路技術的提 升，使用者能隨時隨地不受「線」制擷取資源的夢想得以實現。為了 因應未來高速的無線區域網路規格，本論文設計出一個時脈頻率可達 250MSPS並具有十位元解析度之數位類比轉換器（Digital to analog converter），藉由數位類比轉換器將數位訊號轉換成類比訊號，再交 給RF電路輸出，完成無線區域網路發射之動作，如圖1.1所示[1]。

圖1.1 Transmitter 應用流程圖

1.2 論文組織

本論文共分為五章，第一章為緒論，介紹論文的研究動機與系統 的架構。第二章是介紹數位類比轉換器的基礎，包含理想的數位類比 轉換器與設計數位類比轉換器時必需考量的參數規格，最後則是介紹 數位類比轉換器中常見的架構，並做優缺點的比較。第三章則是說明

本論文採用的數位類比轉換器架構，並介紹各部份電路之設計考量與 佈局的結果。第四章是數位類比轉換器的模擬與量測。第五章則是結 論與未來的展望。

第二章 數位類比轉換器基礎

本章節將介紹一些在數位類比轉換器設計上的基礎觀念。首先，

將介紹理想的數位類比轉換器，接著是介紹在設計數位類比轉換器時 必需考量的參數規格，最後則是介紹數位類比轉換器中常見的架構，

並做優缺點的比較。

2.1 理想數位類比轉換器

圖2.1 N-bit 數位類比轉換器方塊圖

圖 2.1 為一 N-bit 數位類比轉換器的方塊圖[2]，N 定義為解析度

（Resolution），Bin定義為 N-bit 的數位信號，可以 2-1 式表示：

1 2 N

in 1 2 N

B =b 2⁻ +b 2⁻ +"+b 2⁻ （2-1）

其中，bi等於0 或 1。在此也定義 b1為最大有意義數值（MSB），bN

為最小有意義數值（LSB）。

V_out為類比輸出信號，其數值大小由B_in與V_ref所決定，其關係如 2-2 式。為簡化起見，在此將 Vout與Vref以電壓的型態表示，但在實 際上，兩者可為電流或電荷的型態。

out ref in

V =V B （2-2）

一個N-bit 的數位類比轉換器可以產生2^N個不同的類比位階，

V_LSB定義為一個 LSB所改變的電壓，其數學式為

ref

LSB N N

V FSR V ≡ 2 = 2 1

− （2-3）

FSR 定義在輸入最大數位碼（11…11）與輸入最小數位碼（00…00）

的類比輸出差值。

圖2.2 為一理想 3-bit 數位類比轉換器輸入輸出特性圖，類比的輸 出可以形成一條通過原點的直線。

圖2.2 理想 3-bit 數位類比轉換器輸入輸出特性圖

2.2 數位類比轉換器常見規格

在本節中，將介紹一些在數位類比轉換器上常見的規格，這些規 格一般可分為兩個部份：靜態特性與動態特性。

2.2.1 靜態特性

靜態誤差（Static error）就是當在轉換靜態（DC）訊號時，影響 轉換器精確度的誤差。數位類比轉換器的靜態特性主要有偏移誤差

（Offset error）、增益誤差（Gain error）、微分非線性誤差（Differential nonlinearity ,DNL）、積分非線性誤差（Integral nonlinearity ,INL），將 分別介紹如下。

„ 偏移誤差：如圖 2.3 所示，偏移誤差之定義為理想上的偏移點與 實際上的偏移點之間的差。對數位類比轉換器而言，偏移點是指 當數位輸入為最小數位碼時的類比輸出值，數學式如 2-4 式，單 位為LSB。此誤差若是以相同的數量改變所有的數位碼，通常能 夠藉由一個修整過程（Trimming process）獲得補償。假使無法修 整，此錯誤就是「零標度錯誤（Zero-scale error）」。

actual

off 0...0

LSB

E V

≡ V （2-4）

圖2.3 偏移誤差

„ 增益誤差：如圖 2.4 所示，增益誤差之定義為當偏移誤差被修正 為零以後，理想上的增益點與實際上的增益點之間的差。對數位 類比轉換器而言，增益點是指當數位輸入為最大數位碼時的類比 輸出值，數學式如2-5 式，單位為％。

actual 1...1 OS gain

ideal 1...1

V V

E 100 1

V

 − 

≡  − 

  （2-5）

圖2.4 增益誤差

„ 微分非線性誤差：如圖 2.5 所示，微分非線性誤差定義為當移除 偏移誤差與增益誤差後，一個實際的階梯高度和理想的1 LSB 階 梯高度之間最大的差值，數學式如2-6 式，單位為 LSB。當數位 類比轉換器的微分非線性誤差小於一個 LSB 時，便具有單調性

（Monotonic），亦即類比輸出隨著數位輸入的增加而增加。

( )

( )

( )

LSB

V i 1 V i V DNL i

V

+ − −

= （2-6）

圖 2.5 微分非線性誤差

„ 積分非線性誤差：如圖 2.6 所示，積分非線性誤差定義為當移除 偏移誤差與增益誤差後，實際的轉換函數與理想直線之間最大的 差值，數學式如2-7 式，單位為 LSB。

( )

( )

( )

LSB

V i V i INL i

V

= − （2-7）

圖 2.6 積分非線性誤差

2.2.2 動態特性

由於通訊系統中數位類比轉換器通常都於高頻帶中操作，因此必 需考量動態錯誤對於電路的影響。數位類比轉換器的動態特性主要有 穩定時間（Settling time）、上升時間（Rise time）、下降時間（Fall time）、 頻譜範圍（Frequency domain），將分別介紹如下。

„ 穩定時間：精確的穩定時間，對於應用在影像顯示的數位類比轉 換器非常重要[3]。該用途的數位類比轉換器必需有能力在 5％到 10％的像素間距（Pixel interval）內，處理全為 0 的數位碼到全為 1 的數位碼。如圖 2.7 所示，穩定時間的定義，在從離開數位碼 全為0 的錯誤帶（Error band）到穩定小於數位碼全為 1 的錯誤帶 所花費的時間。錯誤帶的範圍通常訂在1LSB。

圖2.7 穩定時間

„ 上升時間與下降時間：如圖 2.8 所示，上升與下降時間定義在數 位類比轉換器從10％點到 90％點所需花費的時間。

圖2.8 上升時間與下降時間

„ 頻譜範圍：對於應用在通訊系統的數位類比轉換器而言，頻譜範 圍是最為重要的一項規格。圖 2.9 顯示了一個典型的 10-bit 非理 想數位類比轉換器快速傅立葉轉換（Fast Fourier Transform ,FFT）

頻譜，輸入為120MHz 的單一頻率並在頻譜上以「Fundamental」

表示，量化誤差在頻譜上形成雜訊底（Noise floor）。以下將分別 解釋在頻譜範圍中，幾個重要的參數。

圖 2.9 10-bit 非理想數位類比轉換器快速傅立葉轉換頻譜

z 信號雜訊比（Signal-to-noise ratio ,SNR）：定義為在奈奎斯頻 率中，輸出訊號的功率與雜訊功率的比值。可以下式表示：

signal power SNR 10log

noise power

 

≡  

  （2-8）

z 無雜訊影響動態範圍（Spurious free dynamic range ,SFDR）：

定義為在奈奎斯頻率中，輸出訊號的功率與最大的諧波功率 的差值。可以下式表示：

signal power SFDR 10log

largest harmonic power

 

≡  

  （2-9）

z 信號雜訊失真比（Signal to noise and distortion ratio ,SNDR）：

定義為在奈奎斯頻率中，輸出訊號的功率與雜訊功率、諧波 功率之和的比值。可以下式表示：

signal power SNDR 10log

noise and distortion power

 

≡  

  （2-10）

z 有效位元數（Effective number of bits ,ENOB）：數位類比轉換 器的解析度，主要是根據有效位元數而定。可由下式得到：

SNDR(dB) 1.76(dB) ENOB 6.02(dB)

= − （2-11）

2.3 數位類比轉換器架構比較

數位類比轉換器的實現方法有很多種[4, 5, 16-23]，大致上可分為 被動元件式（Passive component）與主動元件式（Active component）。

式、R/2R 電流相加式與切換電容式（Switched capacitor）。而主動元 件 式 則 可 細 分 為 二 進 制 加 權 電 流 源 式 （Binary weighted current source）、等電流源式（unary current source）、區段電流源式（Segmented current source），將分別介紹如下。

2.3.1 電阻串式

如圖2.10所示，這裡以一個 3-bit的電阻串式數位類比轉換器來 簡單說明運作原理。利用一個從V_ref接到地的電阻串作電壓的切割，

以達到數位類比轉換器所需要的電壓位準。以N-bit 的數位類比轉換 器來說，將需要2^N個電阻來構成電阻串。輸入的數位碼透過解碼器 控制開關的動作，以輸出想要的電壓位準，完成數位訊號轉類比訊號 的動作。這架構的主要缺點有以下幾項：（1）以高解析度來說2^N個 電阻在電路佈局上會佔據相當大的晶片面積。（2）速度較慢，受限於 τ＝C × R_on × N。C是指電晶體開關的接面（Junction）電容。R_on為 導通路徑所看到的等效電阻。

圖2.10 電阻串式數位類比轉換器

2.3.2 加權電阻式

數位類比轉換器輸入數位訊號時，輸出電壓Vo為

n i

1 2 3 4 n

o R n R i

i 1

A A A A A

V KV ( ) KV 2 A

2 4 8 16 2

−

=

= + + + ^"+ =

∑

其中

K：常數

V_R：基準電壓

A_i：各bits對應的數位輸入值(0或1)

在此，分析圖 2.11 之電路。開關 S_i與基準電壓 V_R連接時，電阻 R_i＝2^i-1R，所流過的電流 I₁為

₁ ^R _{i 1}^R

i

V V

I = R = 2 R⁻ （2-13）

開關S_i之狀態以A_i表之，A_i＝1時S_i與V_R連接，又A_i＝0時 S_i 與地線連接，流過電阻R₁~R₆之電流總合為

6 6

1 2 6 i i

R R R i 1

i 1 i 1

1 2 6 i

A A A A A

I V ( ) V V

R R R ₌ R ₌ 2 R⁻

= + +^"+ =

∑

∑

輸出電壓V_o為

i

o f R i 1 i R i

R 1

V R I V A V A 2

2 2 R

−

= − = −

∑

∑

是必要的。例如 12 bits時之電阻比為1：2048，亦即當R₁ ＝1KΩ時，

則 R₁₂ ＝2048KΩ。像這樣比值的電阻網路要作成單晶 IC 是不可能

的，一般是作為4~6bits程度簡單的數位類比轉換器之個別零件。

圖2.11 加權電阻式數位類比轉換器

2.3.3 R/2R 電流相加式

這種方式和加權電阻式一樣可以得二進制加權電流，其優點在於 可以降低電阻比，使得電阻比只有2並與bits 數無關。圖2.12為一 R/2R 電阻梯（Resistance ladder），可得到以下關係式

6

5 6

4 5

3 4

R 2R

R 2R // R R R R R 2R R 2R // R R

=

= =

= + =

= =

（2-16）

進一步推導V_ref與電流的關係，可得到

ref ref ref

1 2 3

V V V

I , I , I

2R 4R 8R

= = = （2-17）

由上式可得知一R/2R 電阻梯可以得到一個二進制加權電流的結果。

將此電路應用在數位類比轉換器，可得到圖2.13。從基準電壓 Vref流 入電阻網路之電流為I_r＝V_ref / R，因此輸出電壓 V_o為

N N

i r f i

o f i ref i

i 1 i 1

b I R b

V R V

2 R 2

= =

 

= − = −  

 

∑ ∑

圖2.12 R/2R 電阻梯

圖2.13 R/2R 電流相加式數位類比轉換器

2.3.4 切換電容式

另外一種常見的被動元件式為切換電容式數位類比轉換器，是利 用電容儲存電荷的方式來達成訊號轉換的功能，如圖 2.14 所示。這 種架構的優點在於減少了電容負載增加了速度，缺點在於電容實體佈 線不易，且晶片面積與解析度成正比，對於一個高解析度的切換電容 式數位類比轉換器而言，電容將佔據很大的面積，不符合成本效益。

圖2.14 切換電容式數位類比轉換器

2.3.5 二進制加權電流源式

二進制加權電流源式數位類比轉換器如圖 2.15 所示，藉由數位 碼（b₀, b₁, b₂,…, b_N-2, b_N-1）直接控制倍數增加的加權電流源，以達到 數位訊號轉類比訊號的目的。此種轉換器的優點是做法簡單，不需要 任何的邏輯解碼電路，但缺點是各位元的電流源難以做到良好的匹 配，故無法保證輸出具有單調性，且可能會有很大的微分非線性誤 差。以 10-bit 數位類比轉換器來說，最差的情形是發生在中間碼

（Middle code）轉換的時候，即 0111111111→1000000000，此時 10 個開關同時在變化，B₀~B₈的開關要關閉，B₉之開關要開啟。由於開 與關的時間無法同步，所以此時產生的突波（Glitch）最大，微分非 線性誤差也最大。

圖 2.15 二進制加權電流源式數位類比轉換器

2.3.6 等電流源式

圖2.16 等電流源式數位類比轉換器

等電流源式數位類比轉換器如圖2.16所示。在此架構中，二進制 N位元的數位碼透過解碼器解碼出2^N-1個溫度計碼（Thermometer code

）並控制著2^N-1個電流源的開與關，而每個電流源代表一個LSB。每 當數位輸入碼依序遞增或遞減時，等電流源式數位類比轉換器的電流 源也是依序的導通或關閉一個電流源，將不會有全部的電流源發生同 時導通或截止的現象。因此，等電流源式數位類比轉換器相較於二進 制數位類比轉換器在突波與微分非線性誤差上有著較優異的表現。在

輸出的單調性方面，由於等電流源式數位類比轉換器在上一個狀態導 通的電流源與下一個狀態導通的電流源有著相關性，因此可確保輸出 的訊號具有單調性。此種架構的缺點在於需要額外的數位解碼電路，

且隨著數位輸入碼的增加，數位電路的複雜度亦隨之增加，進而使得 佈局面積變大與功率消耗增加。

2.3.7 區段電流源式

為了能同時得到上述兩項架構的優點，大多數的數位類比轉換器 採用了區段電流源式的架構。此架構是將一個數位類比轉換器分成了 兩個子數位類比轉換器。以一個 N 位元的數位類比轉換器來說，B 個位元的 LSBs 用二進制加權電流源式數位類比轉換器實現，(N-B) 個位元的MSBs 利用等電流源式數位類比轉換器實現。此種架構的優 點在於在差動非線性誤差、突波與邏輯解碼電路、佈局面積之間，取 得一個平衡點。本論文即是採用此種架構，將在第三章做更進一步的 說明。

第三章 數位類比轉換器設計

3.1 簡介

為了實現應用於無線通訊網路之數位類比轉換器，必需從解析 度、速度、功率消耗、晶片面積與複雜度之間，選擇一個適當的架構 從中取得平衡，並滿足靜態特性與動態特性等規格。在本章中，首先 將介紹本論文所使用的10-bit 區段電流源式架構。接著將介紹本論文 各電路區塊的設計與模擬結果。最後則是介紹佈局時的考量與最終佈 局的結果。

3.2 區段電流源式數位類比轉換器

在設計高解析度之數位類比轉換器時，一般都採用區段電流源式 的架構，其基本原理是將位元分成兩個部份來做解碼，在低位元部份 採取二進位制電流源設計，在高位元部份則採取等電流源設計。

為了得到最佳化的區段化程度，首先產生 1024 個平均值為 1LSB，標準差為 σ 之等電流源，分別以二進位制數位類比轉換器與 等電流源數位類比轉換器來模擬與分析。經由數學式之推導[6]，二 進位制數位類比轉換器與等電流源數位類比轉換器的微分非線性誤 差與積分非線性誤差，如表3.1 所示。

項目 二進位制數位類比轉換器 等電流源數位類比轉換器 微分非線性誤差

(

)

積分非線性誤差 ^{0.5 1024}

( )

( )

表3.1 二進位制與等電流源數位類比轉換器之標準差比較

比轉換器或是等電流源數位類比轉換器，其結果均為相同。但是對於 微分非線性誤差而言，很顯然的在二進位制數位類比轉換器上會有較 大的微分非線性誤差。由於所需的電流源佈局面積∝1/σ²，定義 A_unit 為等電流源數位類比轉換器當差動非線性誤差為0.5LSB 時的單位電 流源佈局面積，則二進位制數位類比轉換器要得到相同的微分非線性 誤差，所需要的單位電流源佈局面積將是1024 × A_unit。當積分非線 性誤差為0.5LSB 時，則二進位制數位類比轉換器與等電流源數位類 比轉換器，所需要的單位電流源佈局面積均為256 × A_unit。綜合以上 的分析，可以得到二進位制數位類比轉換器與等電流源數位類比轉換 器和面積的關係，如表3.2 所示。

項目 二進位制數位類比轉換器 等電流源數位類比轉換器

微分非線性誤差 32σ σ

積分非線性誤差 16σ 16σ

面積

INL = 0.5LSB 256 × Aunit 256 × Aunit

面積

INL = 1LSB 64 × A_unit 64 × A_unit 面積

DNL = 0.5LSB 1024 × A_unit A_unit

表3.2 二進位制電流源與等電流源數位類比轉換器之面積比較

根據表 3.2，並加入數位電路的佈局面積考量，將全二進位制電 流源的數位類比轉換器定義成0％區段化，全等電流源的數位類比轉 換器定義成100％區段化，可得到正規化（Normalize）後的電流源需 求面積對區段化百分比之關係圖，如圖3.1 所示。圖中的橫軸代表區 段化程度，左方為 0％右方為 100％。縱軸則為正規化後的電流源需 求面積。三條水平虛線分別代表要滿足 0.5 LSB、1 LSB、2 LSB 的積 分非線性誤差時所需要的電流源面積，其中可看出不論何種型式的數 位類比轉換器，積分非線性誤差所需的面積皆相同。左上-右下的實

線為欲達到 0.5LSB 微分非線性誤差時所需要的電流源面積，可看出 若要有相同的微分非線性誤差，二進位制顯然要有較大的佈局面積。

右上-左下的實線代表數位解碼電路所需要的面積，隨著區段化的程 度增加，數位解碼電路將越來越複雜，並佔據越來越大的面積。

圖3.1 正規化需求面積對區段化百分比

圖3.2 顯示了總諧波失真（Total harmonic distortion ,THD）與區 段化百分比的關係。隨著區段化程度的減少，突波將隨之增加，因而 使得總諧波失真變大，這將會影響到電路在高頻時的表現。綜合以上

，要設計一個微分非線性誤差為0.5 LSB，積分非線性誤差為 1 LSB

，晶片面積較小且低總諧波失真的數位類比轉換器，可得到80%的最 佳化區段式程度。故本論文採用“8+2”之架構，設計一個用溫度計 解碼8 MSBs 與二進位加權 2 LSBs 的十位元數位類比轉換器，方塊 圖如圖3.3 所示。

圖3.2 總諧波失真對區段化百分比

圖 3.3 8+2 數位類比轉換器方塊圖

3.3 定電流分散式偏壓電路設計

定電流分散式偏壓電路可分為三個部份：帶差參考電路、運算放 大器、分散式偏壓電路。將分別介紹如下。

3.3.1 帶差參考電路

由於大部份的製程參數隨著溫度變化，因此，如果一參考電路與 溫度無關，則它通常也和製程無關。利用二個方向相反的溫度係數（

Temperature coefficients, TC）做適當的權重相加，便可以形成零 TC 值，並得到一個與溫度無關的電路。例如：對二個隨溫度變動相反方 向 之 電 壓 V₁ 和 V₂ 而 言 ， 可 以 選 擇 A₁ 和 A₂ 使 得

1 1 2 2

A × ∂V / T A∂ + × ∂V / T 0∂ = ， 得 到 一 參 考 電 壓 V_REF 為 V_REF=A₁V₁+A₂V₂，則 V_REF與溫度無關。在半導體技術中，雙載子電 晶體的特性已被證明最可以提供正和負 TC 值，將分別解釋如下[7]

。

„ 正 TC 電壓：二個雙載子電晶體操作於不同的電流密度下，其基 極-射極電壓差和絕對溫度成正比。例如：圖3.4 假設二個相同的 電晶體（I_S1=I_S2）分別偏壓於集極電流為 nI₀和I₀並忽略其基極電 流，則

BE BE1 BE2

0 0

T T

S1 S2

T

V V V

nI I

V ln V ln

I I

V ln n

∆ = −

= −

=

（3-1）

因此，V_BE 之差異顯示了一個正的溫度係數，且其值與溫度或集 極電流特性無關：

VBE k T qln n

∂∆ =

∂ （3-2）

„ 負 TC 電壓：雙載子電晶體之基極-射極電壓顯示了一個負 TC 值。

對一個雙載子元件而言，可以寫出

BE

C S

T

I I expV

= V （3-3）

其中 V_T = kT/q ，k 為波茲曼常數（Boltzmann constant），T 代表 絕對溫度，q 為基本電荷。飽和電流 I_S和 µkTn_i²成比例，其中 µ 象徵了少數載子之遷移率，而n_i象徵了矽晶之內的本質少數載子 濃度。這些數值對於溫度之相關性可表示為µ µ∝ ₀T^m ，其中 m≈ −3/ 2且n_i² ∝T exp[ E /(kT)]³ − _g ，其中E_g ≈1.12eV為矽的能帶 差，因此

4 m g S

I bT exp E kT

+ −

= （3-4）

其中 b為比例因子。寫出V_BE =V ln(I / I )_{T C S} ，假設 IC對溫度無關，

將V_BE對T取微分，可得到

BE T C T S

S S

V V I V I

T T ln I I T

∂ =∂ − ∂

∂ ∂ ∂ （3-5）

從（3-4）式中，可以得到

^IS b(4 m)T^{3 m}exp ^Eg bT^{4 m}(exp ^Eg)( ^Eg₂)

T kT kT kT

+ − + −

∂ = + +

∂ （3-6）

因此，

T S T g

2 T S

V I V E

(4 m) V

I T T kT

∂ = + +

∂ （3-7）

利用式（3-5）和（3-7），可以寫出

BE T C T g

2 T S

BE T S

V V I V E

ln (4 m) V

T T I T kT

V (4 m)V E / q

T

∂ = − + −

∂

− + −

=

（3-8）

式（3-8）給定了在一給定溫度 T 時之基極-射極電壓的溫度係數 值，顯示了和 V_BE本身的相關性。當V_BE ≈750mV且 T=300K 時

，∂V / T_BE ∂ ≈ −1.5mV / K。

圖 3.5 帶差參考電路電路圖

電路如圖 3.5 所示。輸出的電壓值由式 3-9 決定，其值與溫度無 關。

_{out BE3 D6 2 BE3} ² _T

1

V V I R V 3.8R V ln n

= + = + R （3-9）

M1、M2 和 M4、M5 為疊接的電流鏡，藉由疊接的架構，使得 帶差參考電路的輸出電壓對電源供應器端的雜訊有更高的抵抗能力

。S1、S2 和 S3 為起始（Start-up）電路，在一般狀態時 S1、S3 ON

，S2 OFF。當 M1 閘極端的初始狀態為 HIGH，則電晶體 S1 將處在 OFF 的狀態，進而使得電晶體 S3 OFF，此時電晶體 S3 的 VSG要小於 V_TH而把 S2 的閘極端電壓降至低電位，S2 ON，一路電流從 S2 的源 級流入至M7 並使得帶差參考電路開始啟動。啟動後的帶差參考電路

，M1 閘極端降至低電位，使得 S1 與 S3 ON，S2 的閘極端回復至高 電位使得電晶體S2 OFF，Start-up 電路將不再對帶差參考電路產生影 響。

圖 3.6 為帶差參考電路對溫度變異的模擬，模擬範圍為-40°C 至 125°C[8]，此範圍為台積電 .18 製程 BJT 模型的適用範圍，結果顯示 約為53 ppm °C。

圖3.6 帶差參考電路對溫度變異的模擬結果

3.3.2 運算放大器

如圖3.7 為一定電流產生電路，從帶差參考電路輸出一個穩定的 電壓 V_REF 進入運算放大器，藉由負回授的機制造成虛短路，則外接 電阻 R_B兩端的電壓分別為 V_DD與 V_REF ，進而產生穩定的電流。R_B 採用外接的方式，除了可以避免 Layout 電阻阻值隨製程飄移而影響 輸出電流範圍的準確性外，也可以藉由改變外接電阻阻值的大小，調 整輸出電流的範圍，以適應不同系統對電流範圍的需求。

圖 3.7 定電流產生電路

為了得到較精確的電壓值與較大的相位距離，在運算放大器的部 份本論文採用摺疊疊接式（Folded cascode）運算放大器，其具有開 迴路增益較大與單一主極點的特性，電路如圖3.8 所示。此運算放大 器的規格，將著重在高開迴路增益與低單位增益頻寬（Unity gain bandwidth）上，高開迴路增益使得單位增益緩衝器（Unity gain buffer

）有較高的精確度，而低單位增益頻寬有助於抑制高頻雜訊使得輸出

電壓更為穩定。

圖3.8 摺疊疊接式運算放大器

圖 3.9 摺疊疊接式運算放大器，交流分析模擬結果

圖 3.9 為運算放大器的 AC 分析模擬結果，在 TT 狀態下，開迴 路增益為66.358dB，單位增益頻寬為 57.328MHz，表 3.3 為其他狀態

（corner）下的模擬結果。

FF SS SF FS 開迴路增益（dB） 64.712 66.698 66.729 64.625 單位增益頻寬（MHz） 61.4 53.821 56.455 58.072

表 3.3 開迴路增益與單位增益頻寬在其他 corner 下的表現

若要使單位增益頻寬 ω_u更低，以濾除更多的雜訊，根據式 3-10

，可藉由增加外接的電容負載 C_L降低 ω_u，其中 g_m1為輸入差動對電 晶體的轉導。

_u ^m1

L

g

ω

= C

MOSFETs 之轉導在類比電路中決定了雜訊、小信號增益和速度 等效能參數。基於這個原因，通常使偏壓電晶體的轉導和供應電源無 關是較為理想的。

圖 3.10 電阻之電流鏡偏壓

一般的電阻之電流鏡偏壓如圖3.10，無法提供與供應電源無關的

的變化的關係為

( ) ( )

( )

OUT

1 1 1

W / L I VDD

R 1/ gm W / L

∆ = ∆ ×

+ （3-11）

為了得到一較不敏感的答案，假設電路必須自行偏壓，則 I_ref必 須由 Iout推導出。如圖 3.11，在忽略基體效應、有限輸出阻抗、幾何 形狀不匹配等二階效應的條件下，可推導以下關係式[9]

GS1 GS2 D2 S

V =V +I R （3-12）

(

) (

)

n ox N n ox N

2I 2I

C W / L C K W / L I R

µ ⁼ µ ⁺ （3-13）

(

)

n ox N

2I 1

1 I R

C W / L K µ

 − =

 

  （3-14）

( )

2

out 2

n ox N S

2 1 1

I 1

C W / L R K µ

 

= ×  − 

  （3-15）

因此M1 的轉導值為

( )

m1 n ox N D1

S

2 1

g 2 C W / L I 1

R K

µ ^{ }

= =  −  （3-16）

其值只與電阻 R_S以及 M1、M2 的電晶體大小比例有關，而與 VDD 無關，與 µ_nC_ox無關。這樣轉導值對於供給電壓與溫度的變化有很小 的相依性。設計時如果令M2 的尺寸為M1的四倍，則 K=4，g_m1=1/R_S

，可設計出轉導值大小只與電阻 R_S相關。由此偏壓電路提供偏壓的 電晶體皆具備固定轉導的特性。

圖3.11與供應電源無關之電流電路

上述的電路架構雖然具有定電導的特性，但由於輸出阻抗過低，

此缺點將會使電流源容易受到通道長度調變效應的影響，一般的解決 方式都是採用串接電流鏡的架構來解決。如此一來將會使輸出端的訊 號變動範圍縮小，而解決的方法是採用寬振幅串接式電流鏡之電路，

如圖3.12所示。

圖3.12寬振幅偏壓電路

在圖 3.12中，MN1 為一個二極體連接型式的電晶體，其主要的 功能是提供 MN2 偏壓。MN1 產生一個適當的偏壓來控制 MN2，且 MN2 是用來增加 MN3 的 V_GS，並將 MN3 電晶體的 V_DS控制在飽和 區的邊緣，因此MN3的 V_DS會相當的小。再利用 MN2與MN3 將電 流複製到 MN4 與 MN5 上，由於串接電晶體的關係，使電路具有高 輸出阻抗，能夠避免電流源受到通道長度調變效應的影響。因為

(

)

(

)

(

)

(

)

的特性及 MN5 會有 MN3 的特性，故輸出端的訊號變動範圍較傳統 的串接式電流鏡要來的大。

圖 3.13寬振幅定電導偏壓電路

綜合以上的考量，圖 3.13 為寬振幅定電導電路，用來做為摺疊 疊接式運算放大器的偏壓電路，此種架構非常適合於低供應電壓的設 計。MN15、MN16、MN17和MP18 為Start-up電路，當寬振幅定電 導偏壓電路中沒有電流時，MN17 將會 OFF，由於 MP18 永遠保持 ON，因此會將 MN15和MN16的閘極端拉至高電位，此時電流會注 入寬振幅定電導偏壓電路，使得偏壓電路開始啟動。啟動後，MN17

也會跟著 ON，MP18 所有輸出的電流會從 MN17 流出，使得 MN15 和 MN16 的閘極端推至低電位，MN15 和 MN16 OFF 並不再影響偏 壓電路。

圖 3.14 為寬振幅定電導偏壓電路的輸出電流對供應電壓變化的 模擬結果，在TT狀態下，當供應電壓從1.8V 降至1.2V 時，電流的 變化率約為 2％。表 3.4 為寬振幅定電導偏壓電路在其他corner 下的 模擬結果。

圖3.14 寬振幅定電導偏壓電路，輸出電流對供應電壓變化模擬

FF SS SF FS

電流變化率（％） 5 2 2 2

表3.4 電流變化率在其他corner下的表現

3.3.3 分散式偏壓電路

由於數位類比轉換器所需的佈局面積較大，若使用一組偏壓電路 去偏壓所有的電流源，將會造成電流源嚴重的不匹配。本論文採用分 散式偏壓電路以解決這個問題，其運作原理是在矩陣外部產生一個定 電流後，平均分送至矩陣的周圍，再將電流源轉換成電壓。利用電流 的方式流往每個矩陣，可以避免在使用電壓傳遞時，電壓與金屬導線 上的寄生電阻產生微量的壓降，造成每一個傳遞到電流源的偏壓大小 不相同，以致電流源的不匹配。分散式偏壓電路方塊圖如圖3.15所

圖3.15 分散式偏壓電路方塊圖

圖3.16 分散式偏壓電路部份電路圖

3.4 溫度計解碼器電路設計

溫度計解碼器（Thermometer decoder）主要是用來依序控制電流

源的導通與關閉，將二進位值所代表的十進位值轉換成溫度計碼。例 如：010 代表十進位的 2，在溫度計碼則以 0000011 表示。從圖 3.17 的3轉7真值表（Truth table）中可以得到圖3.18（a）的邏輯關係，

再藉由耦合的拉上（Pull-up）拉下（Pull-down）網路，轉換成如圖 3.18（b）所示的電路。

圖3.17 二進制轉溫度計碼的真值表

（a） （b）

電晶體尺寸的選擇，由保證邏輯閘在最壞情況的閘延遲等於基本 反相器的閘延遲所決定。以產生 D1的 NOR閘為例，對於放電而言，

最壞情況發生在僅有一 NMOS 電晶體導通，此一情況之閘延遲與反 相器相同，即每個 NMOS 的寬長比與反相器相同；對於充電而言，

最壞情況發生在三個串聯的 PMOS 電晶體均導通，此時為使串聯等 效的寬長比與反相器相同，則每個 PMOS 的寬長比必須是原來的三 倍。此數位電路的輸出是採取反溫度計碼型式，這與電流源矩陣的解 碼有關。圖 3.19為溫度計解碼器的模擬結果，其中B2 至 B0 為溫度 計解碼器的輸入，D7至D1為溫度計解碼器的輸出。

圖3.19 溫度計解碼器的模擬結果

3.5 門閂電路設計

圖3.20（a）和（b）分別為整體門閂電路與局部門閂電路。在電 路佈局時，從數位輸入 PAD 到解碼電路之間往往會有一段很長的距 離，由於距離的長短不同，將會造成數位信號不能同步的進入解碼電 路。門閂電路的功用就是使得數位信號能夠同步的進入解碼電路。當

數位輸入碼的延遲多於 CLK 時，整體門閂電路將不影響時脈，由局 部門閂電路達成同步，結果如圖3.21與圖 3.22。當CLK的延遲多於 數位輸入碼時，由整體門閂電路達成同步，局部門閂電路將不影響時 脈，結果如圖 3.23 與圖 3.24。圖中 B0-B5 為整體門閂電路的輸入，

BA0-BA5 為整體門閂電路的輸出並連接至局部門閂電路的輸入，

BC0-BC5則為局部門閂電路的輸出。

（a） （b） 圖 3.20 (a)整體門閂電路 (b)局部門閂電路

圖3.22 B0-B5的延遲多於CLK，局部門閂電路將時脈同步

圖3.23 CLK的延遲多於B0-B5，整體門閂電路將時脈同步

圖3.24 CLK的延遲多於B0-B5，局部門閂電路不影響時脈

整體門閂電路使用正緣觸發，當 CLK=0 時，電路進入保持模式

，此時電路的輸出會保持在 CLK=1時最後的位準。當 CLK=1時，電 路進入評估模式，電路的輸出會隨著輸入信號做變化。局部門閂電路 使用負緣觸發，當CLK=0 時電路進入評估模式，當CLK=1 時電路則 進入保持模式。門閂電路採用TSPC（True single phase clock）的架構

，以避免時脈飄漂移的問題。

3.6 單位電流源設計

單位電流源的設計可分為三個部份：隨機誤差（Random errors） [24]、系統誤差（Systematic errors）、電路設計考量。將分別介紹如下。

3.6.1 隨機誤差

對於電流式數位類比轉換器，由於積分非線性誤差主要是由電流 源的匹配程度來決定，因此常以參數 INL yield表達此一結果與數位

類比轉換器規格之間的關係。INL yield 被定義為受測晶片中，積分非 線性誤差小於 0.5LSB 與所有受測晶片的百分比值。在論文[10]中，

提出了一個靜態的模型，將數位類比轉換器的INL yield、解析度與單 位電流源相對標準差之間的關係用方程式聯結，其結果如方程式3-17 所示。

( )

N 2

I 1

I 2 C

σ

≤ +

×

INL yield C inv _ norm 0.5

2

 

=  + 

  （3-17）

其中σ(I) / I為單位電流源的相對標準差，N為數位類比轉換器的

解析度，inv_norm 為反累積常態分佈（inverse cumulative normal distribution）。本論文以 99.7％的 INL yield為規格，可得到單位電流 源的相對標準差最多0.5％。

根據論文[11]所提出的不匹配模型，可得到單位電流源所需的最 小長寬乘積值，其結果如方程式 3-18 所示。其中

VT

A 與A_β皆為不匹 配製程參數，其數值如表 3.5所示[12]，（V_GS-V_T）則為電流源電晶體 閘極的驅動電壓。

VDD Device A_VT

（mV-µm）

A_β

（％-µm）

NMOS 5 1.04

Nominal

PMOS 5.49 0.99

NMOS 4.32 0.73

Medium

PMOS 3.17 0.61

1.8V

Native NMOS 4.3 表 3.5 不匹配製程參數

( ) (

)

2 2 V

2

GS T

min 2

I

1 4A

[A ]

2 V V

WL

I

β

σ

+ −

=  

 

 

（3-18）

綜合以上，可得到（WL）min

≈

3.6.2 系統誤差

邊緣效應（Edge effect）與電源線上的壓降會對電路的精確度產 生影響，因此在佈局時需多加注意。邊緣效應發生在電流源矩陣邊緣 的電晶體，由於和電流源矩陣中的電晶體周圍環境不一致造成電晶體 不匹配，此問題可以藉由放置dummy 來解決，如圖3.25所示。電源 線上的壓降會使得電流源輸出的電流值產生誤差，為了得到高線性度

，在佈局電源線時需增加金屬線的尺寸，以降低電源線上的阻值。

圖3.25 （a）邊緣效應（b）解決方案

由於數位類比轉換器的佈局面積較大，電流源矩陣對於溫度與梯 度的效應需要被考量，而這些非線性的誤差可以透過特殊的開關順序

double centroid [13]

切換順序，切換順序如圖3.26所示，深色部份為dummy。

圖3.26 雙距心開關切換順序

3.6.3 電路設計考量

圖3.27 單位電流源電路

圖 3.27 為一個單位電流源的電路圖，包含了數位部份與類比部 份。數位部份包含了邏輯解碼電路與高速門閂電路，其中解碼電路是

由 AND-OR 閘所構成，負責選擇電流矩陣中所要開啟或關閉的電流

源，而高速門閂電路的功能是使所有電流源的開關能夠同步，並藉由 額外並聯的 PMOS 電晶體，減少輸出端的上升時間。類比部份則包 含了差動疊接的開關與電流源。

在設計單位電流源類比部份時，必須考慮突波的問題，因為突波 會使雜訊變得較大，也會影響到電路的穩定時間，進而影響到數位類 比轉換器的操作速度。突波產生的原因有以下幾點[14]：

(1) 輸入訊號的不同步。

(2) 電流源開關同時的關閉。

(3) 數位訊號直接貫穿電流開關到輸出。

(4) 電流源輸出電壓的波動。

為了解決輸入訊號不同步的問題，本論文將高速門閂電路放置在 開關的前端，使得在邏輯解碼電路中產生的延遲，透過高速門閂電路 達成同步。造成電流開關同時關閉的原因，主要是由於上升與下降的 時間相同，造成兩個訊號交錯的位置在 VDD／2，這將使得兩個電晶 體開關同時關閉，並使得電流源跟著關閉。之後要再將電流源打開，

則電晶體必須先經過線性區再回到飽和區，這樣不但會降低速度，也 會產生突波。為了解決這個問題，本論文藉由額外並聯的 PMOS 電 晶體，減少輸出端的上升時間，使得訊號交錯的位置大於 VDD／2

，差動開關也就不會同時關閉。結果如圖 3.28 與圖 3.29 所示，當訊 號交錯點在 VDD／2 時，電流源輸出端電壓的變動較大，當訊號交 錯點高於VDD／2時，電流源輸出端電壓的變動較小。

圖3.28 訊號交錯的位置等於VDD／2

圖3.29 訊號交錯的位置大於VDD／2

數位訊號直接貫穿至電流開關輸出，主要是由於電晶體開關的閘源極 間的寄生電容所造成，數位信號透過寄生電容耦合到輸出端，使得輸 出端在開關切換時有較大的突波。為了解決這個問題，本論文在開關 電晶體電路上再疊接一級NMOS電晶體來隔絕開關電晶體的寄生電 容與輸出端。當控制信號由低到高時，開關電晶體形成通道，疊接電

晶體仍保持在關閉狀態，因此從開關電晶體的汲極到輸出端的路徑上 保持開路，阻止了信號的耦合。當控制信號從高到低時，初始仍會有 部份控制信號耦合至輸出，但當疊接電晶體開始關閉後，之後的控制 信號將不會再耦合到輸出端[15]。電流源的輸出電壓波動，是由於電 流源的輸出阻抗不夠高，因此本論文採取將電流源疊接以提高輸出阻 抗。

3.7 數位類比轉換器佈局

圖3.30 數位類比轉換器之Floor-plan

圖3.30為本論文設計之數位類比轉換器佈局的 Floor plan，在佈 局的考量上，主要是講求對稱性與類比數位分離。在對稱性上，在單 位電流源的 mos、偏壓電路的電阻、帶差參考電路的 BJT，皆使用

dummy 以避免系統誤差。在類比數位分離上，除了數位和類比皆有

各自的POWER 和GROUND外，佈局上也以對雜訊的敏感程度做階 梯式的佈局，在最上方的是單位電流源的解碼電路，之後是單位電流

源的 latch 電路，接下來是單位電流源的switch 電路與單位電流源，

最下方則是偏壓電路。switch是數位和類比的交界地帶，在佈局的考 量上也需要特別的小心，因此將數位類比轉換器的電流源輸出移至下 方空曠處以避免數位的雜訊干擾與雜散電容的藕合，犧牲部份的面積 以換取更為穩定的效能。圖 3.31 為最終的佈局結果。圖 3.32 為打線 圖與包裝後的 IC 腳位示意圖。VDDEA 與 VSSEA 為類比 IOPAD 的 供應電源與地，VDDED 與VSSED 為數位IOPAD的供應電源與地，

DVDD與DVSS為數位的供應電源與地，VDD 與VSS 為類比的供應 電源與地。

圖3.31 最終的佈局結果

圖 3.32 打線圖與包裝後的IC腳位示意圖

第四章 模擬與量測

4.1 簡介

在本章中，首先將介紹本論文電路的模擬結果，之後是介紹量測 環境的設置。

4.2 模擬結果

使用 Synopsys 的 HSPICE 模擬軟體，以電阻 50 Ω 及電容 6 pF 做為負載，模擬數位碼由全為 0 到全為 1 間的穩定時間，可得到穩定 時間為 3.5ns，而此數位類比轉換器可以操作在穩定時間的倒數 285MS/s，符合最初預定的 250MS/s 規格，模擬結果如圖 4.1 所示。

圖4.1 穩定時間模擬結果

本數位類比轉換器可以在數位碼 0 至 1023 之間保持單調性，模 擬結果如圖4.2 所示。

圖 4.2 單調性模擬結果

本數位類比轉換器在 DNL 與 INL 的表現如圖 4.3 所示，從圖中 顯示DNL 小於±0.15 LSB，INL 小於±0.13 LSB，符合最初預定的 DNL 小於±0.5 LSB，INL 小於±1 LSB 的規格。

4.3 本數位類比轉換器 DNL 與 INL 模擬結果

圖4.4 至圖 4.8 分別顯示了電路在 TT、SS、FF、SF、FS 的 SFDR to Nyquist 模擬結果，圖中顯示，當輸入信號頻率為 120MHz 取樣頻 率為 250MS/s 時，SFDR 在 TT 為 63.6dB，在 FF 為 62.9dB，在 SS 為64.1dB，在 SF 為 62.1 dB，在 FS 為 63.9dB。

圖4.4 SFDR 模擬結果（TT）

圖4.5 SFDR 模擬結果（SS）

圖4.6 SFDR 模擬結果（FF）

圖4.7 SFDR 模擬結果（SF）

圖4.8 SFDR 模擬結果（FS）

圖4.9 為當類比供應電壓為 1.6V 時，SFDR 的模擬結果，可得到 61.2dB。

圖4.9 當類比供應電壓為 1.6V 時，SFDR 的模擬結果

表4.1 為當操作溫度為-40℃與 125℃時，SFDR 的模擬結果。

-40℃ 125℃

SFDR（dB） 64.2 61.9

表4.1 溫度變異與 SFDR 模擬結果

表4.2 為本論文所設計的數位類比轉換器規格表，其各項規格都 能符合最初預定的規格。

表4.2：數位類比轉換器規格

4.3 測試考量

由於本論文的 DAC 是以 50Ω 負載做為模擬，所以我們可以由 一個Pattern Generator HP 16522A 產生 10bits 的輸入訊號到 DAC DUT，然後再由 Pulse Generator HP 8110A，提供一個 CLK 的訊號。

而以GPC-3030D 分別提供類比電壓與數位電壓給 DAC DUT。所以 從HP 54542C oscilloscope 可以量測出 settling time、Rise/Fall time 和 glitch energy result。

圖 4.11 量測 SFDR

在頻譜分析中，以一個 Pattern Generator HP 8110A 提供 10bits 與Pulse GeneratorHP 16522A 提供 CLK 的輸入訊號，經由 10 bits DAC 來測量出DAC 的輸出，由於此架構的 output 為 differential current ， 所以我們選擇一個differential to single ended 的 RF transformer，再由 Spetrum Analyzer HP 3589A 量測出 SFDR。

第五章 結論與未來展望

5.1 結論

本論文以 TSMC 0.18µm 1P6M CMOS 的製程技術實現了一個 10 位元輸入 250MSPS 的電流切換式數位類比轉換器。為了達到高速度 與高解析度，採取區段電流源式的架構，以等效 8 位元的單位電流源 式數位類比轉換器加上 2 位元的加權電流源式數位類比轉換器，結合 成 10 位元的區段電流源式數位類比轉換器。利用帶差參考電路產生 一個與溫度變異無關的穩定電壓源，並藉由外接的電阻將電壓源轉換 成電流源，產生對溫度不敏感的固定電流。將該固定電流平均分送至 矩陣的周圍，再將電流轉換成電壓，以避免電流源間因偏壓不同所造 成的不匹配。在突波方面，本論文以串接電晶體的方式阻隔類比開關 之數位訊號貫穿至輸出。在電路佈局方面，藉由開關順序的改變以達 到有效的降低 INL 的誤差。最後電路佈局的晶片面積佔據 1.258 × 1.48548 mm²。總功率消耗為 30.6 mW。

5.2 未來展望

本論文所設計之數位類比轉換器，為了配合製程技術的演進，同 時為了提高電路的效能，本電路的改良必須持續的進行。

„ 降低功率消耗。

„ 提高時脈頻率。

„ 提高解析度。

„ 降低突波。

參考文獻

[1] P.Hendriks, “Specifying communication DAC’s,” IEEE Spectrum, vol. 34, pp.

58-69, July 1997

[2] David A. Johns and Ken Martin, Analog Integrated Circuit Design, John Wiley

& Sons Inc., 1997.

[3] Walt Kester, The Data Conversion Handbook. Analog Device Inc.,

[4] Kuang K. Chi et al, “A CMOS triple 100-Mbit/s video D/A converter with shift register and color map,” IEEE J. Solid-State Circuits, no.12, pp.989-995, Dec.

1986.

[5] T. Miki, Y. Nakamura, M. Nakaya, S. Asai, Y. Akasaka, and Y. Horiba, “An 80-MHz 8-bit CMOS D/A converter,” IEEE J. Solid-State Circuits, no.12, pp.983-988, Dec. 1986.

[6] Chi-Hung Lin and Klaas Bult, “A 10-b, 500-MSample/s CMOS DAC in 0.6 mm2,” IEEE J. Solid-State Circuits, vol.33, no.12, Dec. 1998.

[7] Behzad Razavi, Design of Analog CMOS Integrated Circuits, Jul. 2002 [8] Design Documents for TSMC 0.18um 1P6M Mixed Signal Process [9] Phillip E. Allen, CMOS Analog Circuit Design, 2002

[10] Van den Bosch, M. Steyaert, and W. Sansen, “An accurate statistical yield model for CMOS current-steering D/A converters,” in Proc. IEEE 2000 Int. Symp.

Circuits and Systems (ISCAS), May 2000, pp. IV.105-IV.108.

[11] M. Pelgrom et al., “Matching properties of MOS transistors,” IEEE J. Solid-State Circuits, vol. SC-24, pp. 1433-1439, Oct. 1999.

[12] Ta-Hsun Yeh et al., “Mis-match Characterization of 1.8V and 3.3V Devices in 0.18um Mixed Signal CMOS Technology,” in Proc. IEEE 2001 Int. Conference on Microelectronic Test Structures, vol. 14, March 2001, pp. 77-82

[13] Y. Nakamura and T. Miki et al., “A 10-b 70-MS/s CMOS D/A converter,” IEEE J. Solid-State Circuits, vol. 26, no. 12, pp. 637-642, Apr. 1991.

[14] Van den Bosch, M. Steyaert and W. Sansen, “SFDR-bandwidth limitations for high speed high resolution current steering CMOS D/A converter,” in Proc.IEEE Int. Conf. Electronics, Circuit and Systems (ICECS), Sept. 1999, pp. 1193-1196.

[15] Jose Bastos, Augusto M. Marques, Michel S. J. Steyaert and Willy Sansen D.Groeneveld, “A 12-bit intrinsic accuracy high-speed CMOS DAC,” IEEE J.

Solid-State Circuits, vol. 33, no. 12, pp. 1959-1969, Dec. 1998.

[16] L. Lteham, B.K. Ahuja, K.N. Quader, R.J. Mayer, R.E. Larsen and G.R. Canepa,

“A high-performance CMOS 70-MHz palette/DAC,” IEEE J. Soulid-State Circuits, no.12, pp.1041-1047, Dec 1987.

[17] Cremonesi, F. Maloberti, and G. Polito, “A 100-MHz CMOS DAC for video-graphic systems,” IEEE J. Solid-State Circuits, no.6, pp.635-639, June 1989.

[18] N. Kumazawa, N. Fukushima, N. Ono, and N. Sakamoto, “An 8 bit 150 MHz CMOS D/A converter with 2 Vp-p wide range output,” Symposium on VLSI Circuits, pp.55-56, 1990.

[19] Marcel Pelgrom, “A 50MHz 10-bit CMOS digital-to-analog converter with 75.

buffer,” Proc. of IEEE International Solid-State Circuits Conference, pp.200-201, 1990.

[20] C. A. A. Bastiaansen, D. W. J Greoeneveld, H. J. Schouwenaars, and H. A. H Termeer, “A 10-b 40-MHz 0.8-µm CMOS current-output D/A converter,” IEEE Journal of Solid-State Circuits, no.7, pp.917-921, July 1991.

[21] J.M. Fourier and P. Senn, “A 130-MHz 8-b CMOS Video DAC for HDTV Applications,” IEEE Journal of Solid-State Circuits, vol.26, no.7, pp.1073-1077, July 1991.

[22] Y. Nakamura, T. Miki, A. Maeda, H. Kondoh, and N. Yazawa, “A 10-b 70-MS/s CMOS D/A converter,” IEEE Journal of Solid-State Circuits, no.4, pp.637-642, Apr. 1991.

[23] H. Takakura, M. Yokoyam, and A. Yamaquchi, “A 10 bit 80MHz glitchless CMOS D/A converter,” IEEE Custom Integrated Circuits Conference, pp.

[24] Hyun-HO Cho et al., “A 10-Bit 210MHz CMOS D/A Converter for WLAN,”

IEEE Asia-Pacific Conference on Advanced System Integrated Circuits, pp.106-109