【11】證書號數：I664715
【45】公告日： 中華民國 108 (2019) 年 07 月 01 日
【51】Int. Cl.： H01L27/1156(2017.01) H01L27/11517(2017.01)
發明 全 9 頁 【54】名 稱：具有多個控制閘極的快閃記憶體與快閃記憶體陣列裝置
FLASH MEMORY WITH MULTIPLE CONTROL GATES AND FLASH MEMORY ARRAY DEVICE MADE THEREOF
【21】申請案號：107143152 【22】申請日： 中華民國 107 (2018) 年 11 月 30 日 【72】發 明 人： 盧 達生 (US) LU, DARSEN DUANE；汪羿齊 (TW) WANG, YI-CHI；曾懷
寬 (TW) ZENG, HUAI KUAN
【71】申 請 人： 國立成功大學 NATIONAL CHENG KUNG UNIVERSITY 臺南市東區大學路 1 號 【74】代 理 人： 許世正 【56】參考文獻： US 2017/0092370A1 US 2018/0108423A1 審查人員：劉人維 【57】申請專利範圍 1. 一種具有多個控制閘極的快閃記憶體，包含：一基板；一氧化矽層，設置於該基板上； 一鰭狀通道層，設置於該氧化矽層上，該鰭狀通道層包含一第一端部、一第二端部、一 頂面及二側面，該頂面及該二側面均位於該第一端部及第二端部之間，該頂面背向該氧 化矽層且隔開該二側面；二電荷儲存結構，設置於該氧化矽層上，且分別結合於該鰭狀 通道層的該二側面；二閘極，設置於該氧化矽層上，且分別設置於該二電荷儲存結構的 一側；二字元導電柱，分別連接於該二閘極且由該二閘極朝遠離該電荷儲存結構的方向 延伸；以及二字元線，分別連接該二字元導電柱，該二字元線在該基板上的正投影與該 鰭狀通道層在該基板上的正投影相交。 2. 如請求項 1 所述的具有多個控制閘極的快閃記憶體，更包含一位元導電柱及一位元線， 該位元導電柱連接該頂面且鄰近該第一端部而遠離該第二端部，該位元線在該基板上的 正投影與該些字元線在該基板上的正投影相交。 3. 如請求項 2 所述的具有多個控制閘極的快閃記憶體，其中該些字元線位於該位元線及該 二閘極之間。 4. 如請求項 2 所述的具有多個控制閘極的快閃記憶體，其中該位元線位於該些字元線及該 二閘極之間。 5. 如請求項 2 所述的具有多個控制閘極的快閃記憶體，其中該二字元線互相平行，且該位 元線在該基板上的正投影與該些字元線在該基板上的正投影正交。 6. 如請求項 2 所述的具有多個控制閘極的快閃記憶體，其中該位元線及該些字元線係與該 氧化矽層平行。 7. 如請求項 1 所述的具有多個控制閘極的快閃記憶體，更包含一基板導電柱穿過該氧化矽
8. 如請求項 1 所述的具有多個控制閘極的快閃記憶體，其中該電荷儲存結構包含一穿隧氧 化層、一電荷儲存層以及一阻擋絕緣層，(三層的位置關係)。 9. 如請求項 1 所述的具有多個控制閘極的快閃記憶體，更包含多個間隔物設置於該氧化矽 層上，該些間隔物貼接該些閘極及該些電荷儲存結構的多個側壁，且該些間隔物連接該 鰭狀通道層。 10. 如請求項 1 所述的具有多個控制閘極的快閃記憶體，其中該鰭狀通道層於該二字元線在 該鰭狀通道層上的二投影之間所具有的一摻雜濃度為介於 5*1020cm-1~2*1019cm-1之間。 11. 一種快閃記憶體陣列裝置，包含：一第一快閃記憶體，該第一快閃記憶體係如請求項 1 所述的具有多個控制閘極的快閃記憶體；以及一第二快閃記憶體，該第二快閃記憶體係 如請求項 1 所述的具有多個控制閘極的快閃記憶體；其中該第一快閃記憶體的該二字元 線之一與該第二快閃記憶體的該二字元線之一係形成一第一字元線，該第一快閃記憶體 的該二字元線之另一與該第二快閃記憶體的該二字元線之另一係形成一第二字元線，該 第一及第二快閃記憶體的基板為同一基板，且該第一及第二快閃記憶體的氧化矽層為同 一氧化矽層。 12. 如請求項 11 所述的快閃記憶體陣列裝置，其中該第一字元線及該第二字元線均沿一方向 筆直延伸。 13. 一種快閃記憶體陣列裝置，包含：一第一快閃記憶體，該第一快閃記憶體係如請求項 2 所述的具有多個控制閘極的快閃記憶體；以及一第二快閃記憶體，該第二快閃記憶體係 如請求項 2 所述的具有多個控制閘極的快閃記憶體；其中該第一快閃記憶體的該位元線 與該第二快閃記憶體的該位元線係形成一第一位元線，該第一及第二快閃記憶體的基板 為同一基板，且該第一及第二快閃記憶體的氧化矽層為同一氧化矽層。 14. 如請求項 13 所述的快閃記憶體陣列裝置，其中該第一位元線沿一方向筆直延伸。 15. 如請求項 13 所述的快閃記憶體陣列裝置，其中該第一快閃記憶體的該鰭狀通道層的該第 一端部連接該第二快閃記憶體的該鰭狀通道層的該第二端部。 16. 如請求項 1 所述的具有多個控制閘極的快閃記憶體，其中該鰭狀通道層之成分含有矽或 鍺。 圖式簡單說明 請參考附圖描述本發明的附加特徵和優點。在說明書中會參考附圖做描述，這些附圖旨 在說明本發明的優選實施例。應理解，這些實施例不代表本發明的全部範圍。 圖 1A 及 1B 為繪示包括根據本發明第一實施例的具有多個控制閘極的快閃記憶體的示意 性透視圖。 圖 2 為繪示包括根據本發明第二實施例的具有多個控制閘極的快閃記憶體的示意性透視 圖。 圖 3A~3H 為繪示根據本發明的具有多個控制閘極的快閃記憶體的製造過程之示意圖。 圖 4 為繪示由多個具有多個控制閘極的快閃記憶體所組成之快閃記憶體陣列裝置的示意 性透視圖。 圖 5 為繪示快閃記憶體陣列裝置組成之類神經網路之電路圖。 圖 6 與圖 7 為繪示用 TCAD 模擬只對鰭狀通道層的前方閘極寫入程式時，鰭狀通道層內 部的摻雜的分佈，以及後方閘極的 Vt的改變。 (2) 7286
-(4)
-(6)
-(8)
