行政院國家科學委員會專題研究計畫 成果報告
子計畫一:複晶矽鍺在新穎結構低溫複晶矽薄膜電晶體上之
應用
計畫類別： 整合型計畫 計畫編號： NSC92-2215-E-110-006- 執行期間： 92 年 08 月 01 日至 93 年 07 月 31 日 執行單位： 國立中山大學物理學系(所) 計畫主持人： 張鼎張 計畫參與人員： 彭杜仁,廖大舜,楊宗熹 報告類型： 完整報告 處理方式： 本計畫可公開查詢中 華 民 國 93 年 11 月 22 日
複晶矽鍺在新穎結構低溫複晶矽薄膜電晶體上之應用
“The application of polycrystalline silicon-germanium on low temperature polycrystalline silicon thin film transistors novel structures＂
計劃編號: NSC92-2215-E-110-006 執行期限: 92 年 8 月 1 日至 93 年 7 月 31 日 計劃主持人:張鼎張 中山大學物理研究所教授 一、中文摘要 本計畫以三年時間，研究探討複晶 矽鍺（poly-SiGe）在低溫複晶矽薄膜電 晶體上的應用，並做成新結構複晶矽薄 膜電晶體。以本實驗室自行組裝之超高 真空化學氣相沈積系統（UHV/CVD）成長 poly-SiGe 或利用植入（implant）SiGe 方式做為超薄通道複晶矽薄膜電晶體的 汲極/源極以降低阻值提升導通電流以 及抑制 kink effect，或在閘極兩端選 擇性成長 poly-SiGe spacer 形成 GOLD （Gate-Overlap LDD）結構，以降低電 晶體漏電流及提高導通電流，並嘗試做
成小尺寸探討可靠度的問題。
。
關鍵詞：複晶矽鍺、kink effect、GOLD 英文摘要
In this project, the applications of polycrystalline silicon germanium (poly-SiGe) on low temperature thin-film transistors (TFTs) are investigated in three years. The poly-SiGe film is deposited by the UHV/CVD (Ultra-high Vacuum Chemical Vapor Deposition) system installed by our laboratory. Novel ultra-thin channel poly-Si TFTs using SiGe film as the source/drain are fabricated. It is expected that this novel structure TFT exhibits reduced source/drain resistance, higher ON current and better kink effect endurance. A novel GOLD (Gate-Overlap LDD) TFT with SiGe spacer formed by selectively-growth technology is also proposed and fabricated.
This structure is effective in decreasing leakage current and increasing ON current.
Keyword：poly-SiGe,kink effect, GOLD 二、緣由與目的 近年來複晶矽薄膜電晶體越來越受 到重視，但複晶矽薄膜電晶體有較大的 導通電流，以及與 MOS 的製成相容， 這在液晶顯示器的應用上一則可以可縮 小電晶體面積而提高透光率（aperture ratio），一則可以用複晶矽薄膜電晶體作 週邊之驅動電路（driving circuit），以降 低生產成本。為了使顯示器切換速率提 高，必須要求複晶矽薄膜電晶體有較好 的導通電性，然而漏電流太大是複晶矽 薄膜電晶體的致命傷， 實際顯示器上應 用要求每片圖素（pixel）的漏電流必須 小於 1pA，因此如何降低溫度製作低漏 電、高導通電流的複晶矽薄膜電晶體乃 是當前重要的研究課題。在本計畫中， 我們提出數種結構利用複晶矽鍺在低溫 複晶矽薄膜電晶體上的應用來提升電晶 體的特性。 一、Raised-S/D TFT 已有不少文獻指出，降低複晶矽薄 膜電晶體通道層(channel layer)的厚度， 可有效的改善導通特性，但降低厚度會 使汲極與源極端的電阻值上升而影響電 晶體的導通電流，在本計畫中，我們首 先提出 Raised-S/D 的結構來降低汲極與 源極端的電阻值，改善複晶矽電晶體的 導通特性及降低漏電流等，不需要額外
的光罩，節省成本。此結構的基本組成 如圖一，在電晶體源極/汲極部分，利用 本實驗室自行組裝之超高真空化學氣相 沈積系統選擇性的沈積，在氧化層上不 沈積而在複晶矽上沈積的特性，選擇性 地將複晶矽鍺成長在汲極/源極上，使汲 極/源極端的厚度變厚，而中間通道部分 仍然維持薄的複晶矽，不需要額外的光 罩即可達成。 Oxide Poly-Si Gate Oxide Poly-Gate Poly-SiGe Poly-SiGe Poly-SiGe 圖一、 新穎複晶矽薄膜電晶體(SiGe Raised S/D)，通道厚度約為 20 nm，而 複晶矽鍺汲極/源極厚度約為 120nm。 二、SiGe Spacer TFT 為了降低漏電流，不少文獻報告指 出做成 LDD（lightly-Doped Drain）結 構，亦即在閘極兩端形成 spacer 的形 式，可降低汲極端的橫向電場而達到降 低漏電流的目的，但由於此結構有個偏 移層（offset）在汲極/源極與閘極間，造 成導通電流也隨偏移層寬度增加而下降 的情況，為了降低漏電流但使導通電流 不至於下降太多，有人提出 Gate-overlap LDD（GOLD）結構來改善此問題，如 此 on/off 電流比率可以提高，但此等結 構的上級 metal gate-electrode 並無法與 下 面 的 poly-gate 作 有 效 的 自 我 對 準 （self-alignment），元件尺寸縮小時，會 產生問題，亦有人提出利用 poly-spacer 的方式來作 Gate-overlap，但仍需要以活 性離子蝕刻方式定義出 spacer，可能會 plasma damage 的問題。 本計畫提出第二種新結構，如圖 二，利用複晶矽鍺選擇性的沈積在已定 義的複晶閘極上，由於源極/汲極上的氧 化層未去除，所以在源極/汲極上區域不 會沈積，複晶矽鍺只會沈積在已定義出 的複晶閘極上及沿著側壁成長而達到選 擇性成長的目的，控制成長時間可控制 spacer 寬度，由於這是自我對準的成長 方式，且不需要額外的光罩，有製成簡 單，節省成本的優點。 Oxide Poly-Si Gate Oxide Poly-Gate
n
-n
-Poly-SiGen
+n
+ 圖 二 、 新 穎 複 晶 矽 薄 膜 電 晶 體 (SiGe LDD TFTs)，間隙壁利用選擇性方式沈 積，不需要額外光罩即達成 LDD 結構。 三、研究方法及成果 圖三為通道厚度為 50nm SiGe LDD TFTs 及傳統薄膜電晶體的崩潰電壓對 不同通道長度關係圖，當閘極長度大於 5μm 時，其崩潰電壓的變化並不明顯。 當我們對通道厚度為 2nm 新穎結 構薄膜電晶體(SiGe Raised S/D TFTs) 以及傳統薄膜電晶體的崩潰電壓對不 圖三、新結構 SiGe Raised S/D TFTs 與傳統 TFT 的 VB對通道長度圖， 通道的厚度為 50nm。 G a te L e n g th (µm ) 2 4 6 8 1 0 B reakd o w n Vo lt age (V ) 8 1 0 1 2 1 4 1 6 1 8 2 0 2 2 W = 1 0µm C o n v e n tio n a l S iG e E le va te d S /D 5 5 % d e g ra d a tio n 2 1 % d e c re a s e C h a n n e l T h ic k n e s s ~ 5 0 n m同通道長度做圖，如圖四所示。當閘極 長度介於 10μm 到 1μm 時，其崩潰電 壓的變化相當明顯。 對新穎複晶矽薄膜電晶體 SiGe LDD TFTs 以及傳統的薄膜電晶體做偏壓，其 施壓條件為 Vg=Vd=20V，其輸出特性如 圖五所示，發現新結構可以抑制 kink effect。 當對新穎複晶矽薄膜電晶體[SiGe LDD TFTs]以及傳統的薄膜電晶體做 Vg=Vd=20V 的施壓(stress)條件後，其 Gm 變化如圖六所示，其 VT變化如圖六所 示，其 S.S 變化如圖七所示，其 Ion/Ioff 的變化如圖八所示。我們可以發現新結 構的 SiGe LDD TFTs 相較於傳統的薄膜 電晶體而言，具有較好的電性可靠度以 及電性容忍度。 W=10µm Gate Length (µm) 2 4 6 8 10 B rea kd ow n V o lt a g e ( V ) 4 6 8 10 12 14 16 18 Conventional SiGe Elevated S/D Channel thickness~ 20 nm 50% degradation 12% decrease 圖四、新結構 SiGe Raised S/D TFTs 與傳統 TFT 的 VB對通道長度做圖， 通道的厚度為 20nm。 W/L=10µm/3µm Drain voltage Vd(V) 0 5 10 15 20 Dr a in c u rr e n t I d (µ A) 0 200 400 600 800 1000 1200 Control sample SiGe spacer,LDD~5x1014 SiGe spacer,LDD~1x1013 圖五、對 SiGe LDD TFTs 以及傳統 薄膜電晶體做偏壓後的輸出特性。 stress time(sec) 0 100 200 400 600 800 1000 ∆ Gm /G mo -0.4 -0.3 -0.2 -0.1 0.0 Control sample SiGe spacer,LDD~5x1014 SiGe spacer,LDD~1x1013 (a) W/L=10µm/3µm 圖六、對 SiGe LDD TFTs 以及傳統 的薄膜電晶體做 Vg=Vd=20V 的施 壓(stress)條件後的 Gm 變化。 W/L=10µm/3µm Stress time (s) 0 100 200 400 600 800 1000 ∆ V th 0 1 2 3 4 5 conventional TFT SiGe spacer TFT, LDD~1x1013 SiGe spacer TFT, LDD~ 5x1014 圖七、對 SiGe LDD TFTs 以及傳統的 薄膜電晶體做 Vg=Vd=20V 的施壓 (stress)條件後的 VT 變化。 Stress time(sec) 0 100 200 400 600 800 1000 S u bth re s h o ld sw ing ∆ S .S .(V /d eca d e ) 0.0 0.2 0.4 0.6 0.8 1.0 1.2 Control sample SiGe spacer,LDD~5x1014 SiGe spacer,LDD~1x1013 (a) W/L=10µm/3µm
四、結果與討論 本研究計畫提出矽鍺在多晶矽薄膜 電 晶 體 上 的 兩 個 新 穎 結 構 (1)SiGe Raised S/D TFTs 及(2)SiGe LDD TFTs。 而 SiGe Raised S/D TFTs 相較於傳統的 TFTs 結構有較高的導通電流，以及較高 的 Ion/Ioff 比例，而且其崩潰電壓有很 明顯的改善，而且在主動式矩陣液晶顯 示器應用上可以有自我對準的能力以及 可以節省一道光罩的成本。另外，SiGe LDD TFTs 有 較 低 的 漏 電 流 、 較 高 的 Ion/Ioff 比 例 ， 而 且 可 以 抑 制 kink effect。此外，此結構也可以有較好的 電性容忍能力。同時也具有自我對準的 優點，並且可以節省一道光罩的成本。 本研究群的相關研究成果已經發表 在國際期刊上，其相關論文見參考文獻 中的 [5][6][7][8][9]。 五、參考文獻
1. A. Kumar K. P. and J. K. O. Sin, IEDM Tech. Dig. 97, 515 (1997).
2. M. G. Clark, IEE Proc.- Circuits Devices Syst.
141, 3 (1994).
3. H. Oshima and S. Morozumi, IEDM Tech. Dig., 157 (1989).
4. S. D. Brotherton, Semicond. Sci. Technol. 10, 21 (1995).
5. D. Z. Peng, T. C. Chang, T. S. Liao, P. T. Liu, H. W. Zan and C. Y. Chang, “Performance and Reliability of Lightly Doped Drain Thin-Film Transistors with Selective Growth of SiGe Spacer,” submitted to J. Electrochemical Society 6. D. Z. Peng, T. C. Chang, C. F. Liu, P. H. Yeh, P. T. Liu, and C. Y. Chang, “A Novel SiGe Raised Source/Drain Polycrystalline Thin-Film Transistor with Improved On-Current and Larger Breakdown Voltage,” accepted for publication in Jpn. J. Appl. Phys., 2003.
7. D. Z. Peng, T. C. Chang, P. S. Shih, H. W. Zan, T. Y. Huang, C. Y. Chang, and P. T. Liu, “Polycrystalline silicon thin-film transistor with self-aligned SiGe raised source/drain,” Appl. Phys. Lett., vol. 81, p. 4763, 2002.
8. D. Z. Peng, T. C. Chang, C. Y. Chang, H. W. Zan, T. S. Liao and P. T. Liu, “ A lightly doped drain polycrystalline silicon thin-film transistor with selective growth of SiGe spacer,” submitted to Appl. Phys. Lett.
9. D. Z. Peng P. S. Shih, H. W. Zan, C. Y. Chang, T. C. Chang, and C. W. Lin, “A Novel Self-Aligned SiGe Elevated S/D polycrystalline-Silicon Thin-Film Transistor,” SID Digest, 40th anniversary, P. 204, 2002. Stress time(sec) 0 100 200 400 600 800 1000 ∆ (I on/ Io f) (x 10 6 ) -1.6 -1.4 -1.2 -1.0 -0.8 -0.6 -0.4 -0.2 0.0 0.2 Control sample SiGe spacer,LDD~5x1014 SiGe spacer, LDD~1x1013 (b) W/L=10µm/3µm 圖九、對 SiGe LDD TFTs 以及傳統薄 膜電晶體做 Vg=Vd=20V 的施壓 (stress)條件後的 Ion/Ioff 的變化。
