Gate-First TaN/La 2 O 3 /SiO 2 /Ge n-MOSFETs Using Laser Annealing

中 華 大 學 碩 士 論 文

使用雷射退火之鍺基底 N 型-金氧半場效電晶 體整合高介電層氧化鑭之研究

Gate-First TaN/La ₂ O ₃ /SiO ₂ /Ge n-MOSFETs Using Laser Annealing

系 所 別：電機工程學系碩士班 學號姓名：E09801019 陳韋帆 指導教授：吳建宏博士

中 華 民 國 100 年 06 月

摘 要

近來鍺在 MOSFET 的應用上愈見廣泛，因為鍺具有較小的能隙(EG)及相對於矽 材料高的電子、電洞遷移率，較小的片電阻(sheet resistance)，也因為使用低溫製程 的關係(< 500℃)可使得原件特性(閘極、high-k 材料)能夠保持完整性。然而，就是

因為鍺具有較小的能隙(E_G)的關係其漏電流也較大，還有較差的高介電係數層與鍺

(high-k/Ge) 的 接 面 特 性 ， 以 及 源 極 - 汲 極(source-drain) 的 低 參 雜 活 化 (low doping activation)問題，為了減低漏電流的問題，可以使用 Ge-on-insulator (GOI or GeOI)和 ultrathin body Ge on Si 當基材，但 RTA 製程中源極-汲極的低參雜活化及較差的高介 電係數層與鍺的接面特性問題依然存在。

本實驗相對於 gate-last 製程本文採用製程簡單的 gate-first 製程，並使用低能量 的雷射退火製程(laser annealing)取代高溫的爐管快速退火製程 RTA 製程，以改善 RTA 製程中 source-drain 的低參雜活化(low doping activation)及較差的高介電係數層 與鍺的 接面特性問題 ， 且在 CMOS 愈趨 微小的潮流下 (10~15nm) ， 超淺接面 (ultra-shallow junction)的使用是必須的，而使用低能量的雷射退火製程便可以確保 COMS 結構不因高溫退火(RTA)而損壞。

本實驗採用高效能的閘極先製(gate-first)的 TaN/La2O3/SiO2/Ge n-MOSFET 結構，具有很高的峰值電子遷移率(peak mobility) = 603 cm^2/Vs，及較高的電子遷移 率(mobility= 304 cm²/Vs @0.75 MV/cm)，還具有很小的等效氧化層厚度(effective oxide thickness；EOT)= 1.9 nm，實驗的數據顯示除高電子遷移率外並有著 EOT< 2nm 的能力，這是其他實驗所未見的。而好的電子遷移率及高的有效電場(Eeff )也是未來 發展 COMS 高倍微縮製程(10~15 nm)所追求的且須具備的。

關鍵字：Ge、high-k gate dielectric、laser annealing

ABSTRACT

The small bandgap (EG) Ge shows high potential for MOSFET application due to both higher electron and hole mobility than Si. However, the difficult challenges are the high leakage current of small EG, poor high- k/Ge interface property, and low doping activation at ion-implanted source-drain. To address the leakage current issue, we pioneered the defect-free Ge-on-insulator (GOI or GeOI) structure and ultra-thin body Ge-on-Si. The high- k/Ge interface property can also be improved by using an ultra-thin robust SiO2 interfacial layer. Nevertheless, the poor doping activation by RTA is still an issue, while the high temperature RTA degrades the mobility by Ge out-diffusion and forming poor interface. Although a gate-last process with GeO2 dielectric was developed for this purpose , the gate-first process is still attractive for much simple process. Besides, the filling in narrower gate opening with both high- k and metal using gate-last process is another concern, since Ge is expected to implement in 15~10 nm node CMOS.

In this paper we have used low energy laser annealing to improve the doping activation of ion-implanted source-drain and preserve good high- k/Ge interface, while laser annealing is also essential for ultra-shallow junction. High performance gate-first TaN/La2O3/SiO2/Ge n-MOSFET was obtained using laser annealing, with high peak mobility of 603 cm²/Vs and 0.75 MV/cm mobility of 304 cm²/Vs at small 1.9 nm EOT.

The good mobility at high effective electric field (E_eff) is required for highly scaled MOSFET with small EOT. These results are beyond the best reported data for gate-first metal-gate/high- k/Ge n-MOSFET at small EOT < 2 nm.

Keywords: Ge、high-k gate dielectric、laser annealing

誌謝

首先，本論文的完成承蒙我的指導教授吳建宏博士在過去這兩年中，不斷的給我 指導與鼓勵。即使我因為工作忙碌而分身乏術，仍不間斷的指導我，讓我在這二年的 學習生涯中，學習到研究應有的態度和方法，也使得我在專業領域的研究上獲益匪淺。

最後，感謝幫助過我的師長及同儕們。因為有你們的幫助、支持與鼓勵，使我順 利完成碩士學業與論文，我在此再次由衷的感謝你們。

研究生：陳韋帆 2011 年 6 月 電機工程學系所 微電子暨晶片設計組 碩士班

中 華 大 學

目錄

中文摘要 --- i

英文摘要 --- ii

誌謝 --- --- iv

目錄 --- v

圖目錄 --- viii

表目錄 --- xii

第一章 緒論 1

1.1-1 鍺基材與矽基材比較 --- 3

1.2 高介電材料概說 --- 6

1.2-1 高介電材料的發展 --- 6

1.2-2 高介電材料的選擇 --- 9

1.3 退火原理概說 --- 13

1.3-1 準分子雷射原理 --- 15

1.3-2 KrF 準分子雷射裝置系統 --- 18

1.3-3 KrF 準分子雷射裝置構造原理 --- 19

1.3-4 RTA 快速退火裝置系統 --- 24

1.4 半導體基礎概說 --- 25

1.4-1 材料分類 --- 25

1.4-2 材料摻雜 --- 26

1.4-3 材料結構 --- 28

1.4-4 金屬氧化半導體結構 --- 29

1.4-5 金屬氧化半導體工作原理 --- 30

1.4-6 場效電晶體結構 --- 34

1.4-7 場效電晶體工作原理 --- 35

1.4-8 金屬氧半場效電晶體結構 --- 38

1.4-9 金屬氧半場效電晶體工作原理 --- 39

第二章 製程技術與實驗步驟 42

2.1-1 薄膜製程技術 --- 43

2.1-2 微影製程技術 --- 45

2.1-3 蝕刻製程技術 --- 47

2.1-4 擴散製程技術 --- 49

2.1-5 化學機械研磨製程技術 --- 51

2.2 實驗步驟說明 --- 52

第三章 實驗結果與討論 58

3.1 元件特性曲線的量測與分析 --- 60

3.1-1 雷射退火後的片電阻特徵 --- 60

3.1-2 雷射退火後的介面電流特徵 --- 61

3.1-3 雷射退火後的電容-電壓與電流-電壓特徵 --- 62

3.1-4 雷射退火後的汲極電流-汲極電壓與極電流-閘極電壓特徵 --- 64

3.1-5 雷射退火後元件在有效電場的電子遷移率 --- 66

3.2 綜述 --- 67

第四章 結論與未來發展 68

參考文獻

圖目錄

第一章 緒論 1

圖 1-1 摩爾定律 --- 1

圖 1-2 VLSI Technology Roadmap --- 2

圖 1-3 Silicon Roadmap --- 4

圖 1-4 矽與鍺的電洞遷移率比較 --- 5

圖 1-5 矽的電子與電洞遷移率 --- 5

圖 1-6 Intel的技術發展藍圖 --- 6

圖 1-7 臨限電壓的飄移 --- 10

圖 1-8 光的三種激發型式 --- 16

圖 1-9 雷射激發示意圖 --- 17

圖 1-10 Gigephoton G41K3機型 --- 18

圖 1-11 Gigephoton G41K3結構示意圖 --- 19

圖 1-12 雷射共振腔作動示意圖-1 --- 20

圖 1-13 雷射共振腔作動示意圖-2 --- 20

圖 1-14 前反射鏡示意圖 --- 21

圖 1-15 電壓激發系統示意圖 --- 21

圖 1-16 波長窄化裝置示意圖-1 --- 22

圖 1-17 波長窄化裝置示意圖-2 --- 22

圖 1-18 觀測裝置示意圖 --- 23

圖 1-19 紅外線燈泡加熱退火裝置 --- 24

圖 1-20 各種材料的導電度 --- 25

圖 1-21 各種材料的能階圖 --- 26

圖 1-22 元素週期表 --- 27

圖 1-23 n型半導體 --- 27

圖 1-24 p型半導體 --- 27

圖 1-25 材料結構 --- 28

圖 1-26 MOS結構 --- 29

圖 1-27 平帶電壓定義圖 --- 30

圖 1-28 理想的MOS電容-電壓特性曲線 --- 31

圖 1-29 V < 0，聚積區能帶圖 --- 31

圖 1-30 V > 0，空乏區能帶圖 --- 32

圖 1-31 V > >0，反轉區能帶圖 --- 33

圖 1-32 n通道JFET結構 --- 34

圖 1-31 n通道MOSFET結構 --- 34

圖 1-33 p通道JFET特性曲線 --- 35

圖 1-34 截止區 --- 36

圖 1-35 線性區 --- 36

圖 1-36 飽和區 --- 37

圖 1-37 n-MOSFET --- 38

圖 1-38 MOSFET特性曲線 --- 39

圖 1-39 MOSFET線性區 --- 41

圖 1-40 MOSFET飽和與夾止 --- 41

第二章 製程技術與實驗步驟 42

圖 2-2 PVD圖形洞口示意圖 --- 43

圖 2-3 CVD圖形洞口示意圖 --- 43

圖 2-4 Electron Beam Evaporator --- 43

圖 2-5 Plasma Enhanced CVD System --- 44

圖 2-6 DC Diode Sputtering --- 44

圖 2-7 曝光機結構示意圖 --- 46

圖 2-8 浸潤式曝光機示意圖(ASML XT1950i) --- 46

圖 2-9 濕式蝕刻示意圖 --- 47

圖 2-10 乾式蝕刻示意圖 --- 48

圖 2-11 擴散爐管裝置示意圖 --- 49

圖 2-12 離子佈植示意圖 --- 49

圖 2-13 離子佈植裝置示意圖 --- 50

圖 2-14 CMP裝置示意圖 --- 51

圖 2-15 RCA clean 鍺晶圓表面 --- 52

圖 2-16 沉積厚度0.8 nm的SiO₂超薄膜在鍺晶圓表面 --- 52

圖 2-17 沉積厚度2 nm的high-k La2O3薄膜在SiO2表面 --- 53

圖 2-18 在純氧環境下annealing --- 53

圖 2-19 沉積厚度150 nm的TaN薄膜 --- 54

圖 2-20 上光阻 --- 54

圖 2-21 閘極區域定義曝光 --- 55

圖 2-22 閘極區域定義顯影 --- 55

圖 2-23 閘極區域定義蝕刻 --- 56

圖 2-24 離子佈植植入 --- 56

圖 2-25 Laser annealing --- 57

圖 2-26 元件結構示意圖 --- 57

第三章 實驗結果與討論 ⁵⁸

圖 3-1 探針量測機台 --- 58

圖 3-2 HP4156 機台 --- 58

圖 3-3 HP428 機台 --- 59

圖 3-4 雷射退火後的片電阻特徵曲線 --- 60

圖 3-5 雷射退火後的介面電流特徵曲線 --- 61

圖 3-6 雷射退火後的電容-電壓特徵曲線 --- 62

圖 3-7 雷射退火後的電流-電壓特徵曲線 --- 63

圖 3-8 雷射退火後的汲極電流-汲極電壓特徵曲線 --- 64

圖 3-9 雷射退火後的汲極電流-閘極電壓特徵曲線 --- 65

圖 3-10 雷射退火後元件在有效電場的電子遷移率曲線 --- 66

表目錄

第一章 緒論 1

表 1-1 各種材料的能階 --- 3

表 1-2 各種材料的介電係數與能階 --- 8

表 1-3 各種材料的熱穩定性比較 --- 12

表 1-4 各種雷射比較表 --- 17

第三章 實驗結果與討論 58

第一章 緒論

1.1 概說

在 1960 年代之前鮮少人知的積體電路(Integrated Circuit) IC，但在 2011 年的今 日卻有人說積體電路是本世紀人類科技進步最快速的文明產物。在積體電路發明前 人類可謂是生活在資訊封閉的時代，在積體電路發明後人們則是處在一個資訊爆炸 的時代。1965 年 Intel 的共同創始人 Gordon Moore，曾經大膽的預言電腦 CPU 上的 電晶體數目會以倍數成長，也就是晶片級的電晶體密度和晶片複雜度及其晶片性能 會以每 24 個月成長一倍，這就是所謂的摩爾定律(Moore’s Law)，事實證明積體電 路的成長速度甚至以每 18 個月成長一倍的高速持續前進。目前電晶體的倍數成長已 超過 40 年，2011 年 Intel 推出的核心晶片上竟有高達 8 億 2,000 萬個電晶體在一顆 小小晶片上，成長速不可謂不快(圖 1-1)。

圖 1-1 摩爾定律 [1]

由於摩爾定律使 IC 內電路的線寬快速變窄，其厚薄的差異更只有線寬的 1/10，

而這種設計規格，使得 IC 電路線寬變小時，電流信號(Signal)與電流雜訊(Noise)就 難以準確區分，由於電晶體越來越多，而尺寸越來越小，進而使得電晶體的製程困 難度大幅提高(圖 1-2)。

圖 1-2 VLSI Technology Roadmap [1]

1.1-1 鍺基材與矽基材比較

積體電路(IC)開始發展之初，矽(Si)與鍺(Ge)皆有被廣泛的應用，但後來的 半導體製程卻改為以矽為主要的發展藍圖，即便鍺具有較小的能隙(Eg) (參閱 表 1-1) 及相對於 Si 材料高的電子、電洞遷移率，但由於價格上鍺的價格遠高於矽(約 6–8 倍)，使得在半導體製程上，線寬(或稱為節點)在 40 nm 之前仍是以矽晶圓為發展基 礎。

表 1-1 各種材料的能階

但由於縮小矽互補金屬氧化層半導(Silicon Metal-Oxide-Semiconductor，Silicon CMOS)的線寬(意指線寬在 40 nm 以下)越來越困難，且因為線寬縮小而有許多瑕疵 逐漸呈現在矽 CMOS(Si-CMOS)。雖然國際半導體技術藍圖(International Technology Roadmap for Semiconductors, ITRS)聲稱利用具有應變矽通道(strained silicon channel) 的 MOSFET 可以進ㄧ步縮小線寬尺寸到 22 nm 以下，但業界對元件效能的預測卻對 此存有疑慮。根據麻省理工學院(Massachusetts Institute of Technology, MIT)的 Dimitri Antoniadis 博士研究指出當線寬尺寸小於 65 nm 時，預測的效能與實際效能將呈現 明顯的差異，且這個差異將隨著逐漸縮小的線寬尺寸而不斷的拉大差異(圖 1-3)。

圖 1-3 Silicon Roadmap [2]

為了讓線寬縮小時又能同時保有其效能，於是將材料換成 III-V 族及鍺就變成 了不二選擇，雖然二者都能有效地提升通道遷移率(Channel Mobility)。但就 III-V 族 而言雖可增加 10–30 倍的電子遷移率(Electron Mobility)，且能使其成為高速、低功 率 n-通道(n-channel)電晶體的優秀能力。但是對 CMOS 同樣重要的 p-通道(p-channel) 而言，III-V 族就無法製造令人滿意的 p-通道，因為 III-V 族的電洞遷移率(Hole Mobility)相當的低。這也是鍺能受到親睞的原因，因其低電場電子遷移率比矽大二 倍 以 上 (3900 V.S. 1500cm²/V-sec) ， 而 電 洞 的 部 份 更 增 加 到 四 倍 (1900 V.S.

450cm²/V-sec)，並且鍺胸擁有較小的能隙(EG)(0.68 eV V.S. 1.1eV)及相對於矽材料 較小的片電阻(Sheet Resistance)，於是乎在次世代的積體電路上的發展上，具有純鍺 通道的電晶體又被拿來大量研究運用的關鍵因素，就是鍺的高電子電洞遷移率(圖 1-4、圖 1-5)。

圖 1-4 矽與鍺的電洞遷移率比較 [3]

圖 1-5 矽的電子與電洞遷移率 [4]

1.2 高介電材料概說

自從 CMOS 元件在 40 年前問世以來，閘極氧化層材料就是使用 SiO2。一直到 130 nm 製程為止，等效氧化層厚度（Equivalent Oxide Thickness，EOT）約以每世 代 0.7 倍的速度向下微縮。然而，當微縮製程進展到 90 與 65 nm 時，由於氧化層厚 度已經變得太薄，嚴重的漏電問題使得閘極氧化層向下微縮的速度也變的緩慢且嚴 峻起來，這也是目前半導體製程向下微縮的一大難題。

1.2-1 高介電材料發展

由於製程微縮後產生的穿隧效應(Tunneling Effect)及短通道效應(Shot Channel Effect)使得漏電流問題日趨嚴重，故導入高介電係數介電層是製程微縮化後的不二 選擇，不但可使電晶體線寬繼續向下微縮，也由於降低了閘極漏電流，使得待機功 率亦隨之降低。若參考 Intel 的技術發展藍圖（圖 1-6），在 45 nm 製程導入高介電 係數介電層，可以使得閘極氧化層能繼續微縮，而且使得閘極漏電流降低 10 倍以上。

圖 1-6 Intel 的技術發展藍圖 [5]

總體來說；導入高介電係數介電層所造成的效能提升來自於兩方面。由近似方 程式（1.1）來說明可知；由於高介電層的介電係數比 SiO2 的介電係數高，可有效

形成絕緣層阻止閘極漏電，且若進一步閘極改成使用金屬閘極就能使 t_inv變小(方程 式 1.2 )，這也使得閘極電容值提升，因而進一步的增加驅動電流。

 

2 1

t gs eff n g

dsat

V V

L C W

I   

inv

g

t

C  

A

) (

9 . 3

k high inv

g

EOT t

C





 

(1.3)

(Leff是有效通道長度，W 是有效通道寬度，Vt 是臨限電壓, μn 是電子遷移率，Cg 是閘極電容

值(單位：F)，A 是量測的電容面積(單位：cm²)，κ 是介電係數，ε₀ 是氧化層介電係數

(SiO2=3.9×8.85×10^-14 F/cm)，tinv是閘極介電層厚度=等效氧化層厚度(EOT))

由方程式（1.3）來說明；當 k 值增加時電容值也會增加，在相同的電容值下 k 值會比二氧化矽(SiO2)大四倍而這樣厚度也會大四倍，故介電常數也並非越高越好，

雖 然 可 以 有 效 減 少 漏 電 流 ， 但 太 高 的 介 電 常 數 材 料 其 熱 穩 定 性 較 差 ， 如 BaTiO3(K=200–300)與 SrTiO3(k=150–250)，其有短通道特性劣化以及臨界電壓不 穩定等缺點，總結說來，太厚的介面代表著惡化的 EOT；而太薄的介面則會在電極 穿過通道時產生大幅的遷移衰減，故如何選擇一個高介電材料來當作閘極介電層是 一門高深的學問 (表 1-2 )。

表 1-2 各種材料的介電係數與能階

1.2-2 高介電材料的選擇

高介電係數介電層材料的選擇有以下幾點關鍵問題：

(1) 電子、電洞遷移率損失問題

(2) 臨限電壓(threshold voltage)易飄移問題 (3) 熱穩定性問題

(4) 等效氧化厚度(Equivalent Oxide Thickness，EOT)變化問題(物理意義上 厚度不變，實際厚度已改變)

(1) 電子、電洞遷移率損失問題：

由於介電層的正下方即是電晶體導電的電子通道，而電子遷移率的高低 便與介電層的材料特有直接的關係，因為通道裡的電子是會直接與介電層產 生交互作用，進而影響到電子遷移率。

傳統上使用的二氧化矽(SiO2)介電層因為是氧在高溫氣化中與矽發生反 映，所以可以與矽完成良好的鍵結，但高介電材料則必須經由濺鍍或化學氣 相沉積(CVD)的方式沉積在矽表面，非但比較不容易產生鍵結，也會有較多 的斷鍵產生，而這就是影響電子遷移率的關鍵，為了改善此一情形，大多會 在高介電材料薄膜沉積前，先行在矽的表面生成一超薄的二氧化矽當介面，

用以改善介面鍵結不良問題。

也因為電子遷移率是直接影響到電晶體的驅動電流大小的關鍵因素，電 晶體的驅動電流越大電路的速度當然會越快，在強調低耗電、低功率、高效 能、高速度的需求下，如何選用合適的介電層仍是一門大學問

(2) 臨限電壓易飄移問題：

因為高介電層中含有大量固定電荷，會影響到臨限電壓的飄移，而臨限 電壓值有如維持天秤平衡的中心點，若臨限電壓不斷的升高則驅動電流勢必 隨著下降，反之若臨限電壓持續的下降則電流勢必跟著增大，且漏電流以一 定的比例增加，這是我們所不希望的（圖 1-7）

。

圖 1-7 臨限電壓的飄移 [6]

(3) 熱穩定性問題：

當以蝕刻定義完閘極後還需經過蝕刻氧化的的過程，若晶面與介電層

間的接面，或介電層與閘極間的接面熱穩定性不佳的話，雖然還是可以利 用回火接面修復，但對原件的特性還是會產生一定的影響。(如；遷移率)

(4) 等效氧化厚度(EOT)變化問題：

物理意義上厚度不變，但實際厚度已改變，在高介電材料沉積的過程中 形成的金屬氧化物所必需的氧氣在沉前，或在沉積的過程中氧原子穿過薄膜 與矽晶圓反應形成額外的介電層(SiO₂)，而這額外的介電層因為是介於高介 電層與矽晶圓中間，等於是形成了一串聯電容，並使得電容量下降，這是我 們所不希望看到的(方程式 1.4 )。

) (

9 . 3

k high inv

g

EOT t

C





 

(1.4)

故半導體研究人員雖已投入龐大的人力、物力及時間在於高介電係數材料的開 發。在考慮閘極氧化層所需求的各項特性（例如；位障高度、介電係數、熱安定性、

介面性質、與金屬電極的相容性）之後，結論是；高介電係數薄膜仍是最佳的選擇。

而本實驗則是採用 La2O3 (k=26-30) 作為介電層 (表 1-3)。

表 1-3 各種材料的熱穩定性比較

1.3 退火原理概說

退火(熱)處理(Annealing)在半導體製程技術上一是種應用廣泛的材料加工技 術，其原理是利用熱能將材料的缺陷消除，並使佈植離子雜質呈現活性化，以及恢 復遭損毀的矽或鍺結晶，其退火過程大致分為三階段﹕一為復原(Recovery)、二為再 結晶(Recrystllization)、三為成長(Grain growth)。一開始熱處理時因溫度較低則其能 量僅能使材料的缺陷(例如；離子分佈不均、插排..) 進行分佈的重新整理排列，並 使其達到一種較為穩定的分佈狀態，而這個步驟就稱之為復原(Recovery)，此時若再 將熱處理的溫度提高，使材料內的缺陷因原子結構重排而產生無插排的晶粒時，此 時這個步驟就稱之為再結晶(Recrystllization)，若再進一步提高熱處理的溫度，使得 再結晶的晶粒克服晶粒與晶粒間的表面能量(Surface energy)，這時較大晶粒便開始 消耗較小的晶粒，而後在此過程中不斷的成長、壯大，而這個步驟就稱之為成長 (Grain growth)，而整個退火的過程中，熱能的供給是關鍵所在，也就是熱能的溫度 越高則退火的速度則越快、越短。

目前半導體業界廣泛使用的退火處理為 快速退火 RTA(Rapid thermal annealing) 及準分子雷射退火(Excimer laser annealing) 兩種，在使用上因 快速退火 RTA 的成 本便宜故 VLSI 製程上多選擇此方式退火，而 準分子雷射退火原本多用在大型面板 的製程上，因面板本身體積較大的關係若使用 快速退火 RTA 製程較難掌握其熱均 度，故多在大型面板的製程上多用 準分子雷射退火製程。

隨著半導體製程線寬的不斷微小化，傳統的快速退火 RTA 製程上的缺點，例 如；source-drain 的低參雜活化及較差的 high-k 接面特性等問題越來越嚴重，這對日

後半導體製程微小化將造成嚴重的影響，但慶幸的是從前大多只用在大型面板製程 的 準分子雷射退火製程(Excimer laser annealing) 似乎給了不斷微小化的 VSLI 製程 一個新的選擇，利用 準分子雷射退火製程 淺表面及低溫加熱的特點，使用低能量 的 準分子雷射退火製(laser annealing) 取代高溫( > 500℃ )的 快速退火 RTA 製 程，以改善 RTA 製程中 source-drain 的低參雜活化(low doping activation)及較差的 high-k/Ge 接面特性問題，且在 CMOS 愈趨微小的潮流下(10~15nm)，超淺接面(ultra shallow junction)的使用是必須的，而使用低能量的 laser annealing 便可以確保 COMS 結構不因高溫退火(RTA)而損壞。

1.3-1 準分子雷射原理

自從 1960 年代準分子雷射誕生至今不過短短的五十年，不過卻已經榮登上二十 世紀最偉大的發明之一，且有著難以想像的跳躍性成長並且快速的充斥在我們生活 周遭，例如；使用雷射的光纖通訊、雷射醫療、雷射測定及雷射加工等，諸多從前 想都沒想過的未知應用，如今都依依被實現應用出來。

然而，要震盪出雷射光，需要透過許多項的人為操作，其震盪過程也成了一般 人耳熟能詳的詞彙 LASER，其實 LASER 是 Light Amplification by Stimulated Emission of Radiation 的縮寫，意即；輻射的受激發射所引起的光放大。

以下介紹光的激發理論﹕

(1) 自發吸收﹕意即當能階處於熱平衡時，自然分離出的離子因能階熱平 衡而被自行吸收而無法產生光的震盪。

(2) 自發幅射﹕意即能階雖未處於熱平衡狀態，但由分離的離子數量不足 以跳過能階產生震盪的情形。

(3) 受激輻射﹕意即能階非但處於不平衡的狀態且分離的離子或分子數也 多到可以離開基態而產生震盪的情形，而雷射的激發原理 便是此情形（圖 1-8）。

圖 1-8 光的三種激發型式 [7]

而 Excimer 一詞是 Excited + Dimer 合起來的名詞，意即；被激發的兩個分子。

Dimer 指的就是 鈍氣 + 鹵素 的結合，也就是讓這兩種元素暫時性的結合在一起，

並在其解離時會發出不同波長的光，例如；氬氟(Argon-Fluoride) 結合在一起會發出 193 nm 波長的紫外光，而又例如；氪氟(Krypton-Fluoride) 結合在一起會發出 248 nm 波長的紫外光。準分子雷射工作的氣體稱為準分子氣體，與一般分子氣體不同之處 在於，一般的分子氣體若沒有受到外界的影響，例如；碰撞、加熱 等，是不會自行 分解為其他的分子或離子的，而準分子氣體則不然，其為一種依直處於激發態的分 子，也就是說其在基態就處於分離的狀態，而在激發態時便是處於分子狀態，總體 說來準分子氣體只存在於激發態，即便在基態也會在很短的時間內解為其他離子或 其他分子（圖 1-9）。

圖 1-9 雷射激發示意圖 [7]

準分子雷射是由一個惰性氣體，例如；氬(Argon)或氪(Krypton)加上一個化學性 質教活潑性的鹵素原子，例如；氟(Fluoride)所組成，再加上外在的電子激發而成為 激發態的分子，當激發態的分子跳回基態時就會放射出高功率的紫外光，這就是準 分子雷射光。而本實驗採用 KrF 248 nm 波長的準分子雷射(表 1-4)。

表 1-4 各種雷射比較表

1.3-2 KrF 準分子雷射裝置系統

以下就本實驗所用之 KrF 準分子雷射之設備、規格及其他幫助本實驗之機台裝 置作下列介紹﹕

(1) 介質氣體﹕KrF/ne 之混合氣體，氣體的成分為﹕氟(Fluoride) = 0.05%、氪 (Krypton) = 2.1%、氖(Neno) = 97.85%(為稀釋氟氣用，因氟具危險 性) 。

(2) 雷射條件﹕波長 = 248nm，最大焦耳能量 = 7.5 mJ/cm²，工作頻率 = 4000Hz，

最大輸出能量 = 30W，Bandwidth = 0.5 pm，Energy sigma = 0.25 pm。

(3) 使用機型﹕Gigephoton G41K3 機型（圖 1-10）。

圖 1-10 Gigephoton G41K3 機型 [7]

1.3-3 KrF 準分子雷射裝置構造原理

Gigephoton G41K3 機型是使用 KrF 氣體當介質，圖 1-11 為其結構是意圖﹕

圖 1-11 Gigephoton G41K3 結構示意圖 [7]

(1) 雷射共振腔(Chamber) ﹕使 KrF/ne 之混合氣體在共振腔中不斷震盪、激發以產 生所需之雷射能量（圖 1-12、圖 1-13）。

圖 1-12 雷射共振腔作動示意圖-1 [7]

圖 1-13 雷射共振腔作動示意圖-2 [7]

(2) 前反射鏡(Front mirror) ﹕80%的雷射光穿過此鏡發射出去，而剩下的 20%的已 激發的雷射回到雷射共振腔繼續與其他分子共振，借以維持穩定的輸出能量，此 外此鏡也可過濾水平波或垂直波的輸出（圖 1-14）。

圖 1-14 前反射鏡示意圖 [7]

(3) 電壓激發系統(HV power supply) ﹕將 AC 200 V 的市電轉換成 DC 2000 V 的高 壓直流電，接著再以每 30 ns pulse 將瞬間直流電壓 DC 25 kV 灌入雷射共振腔，

用以激發雷射光共振（圖 1-15）。

圖 1-15 電壓激發系統示意圖 [7]

(4) 波長窄化裝置(Line narrowing module) ﹕其功用為過濾波長用，利用反射鏡上的 光柵(Grating)及三角菱鏡(Prism)過濾不要的波長，特殊設計的反射角度會將其他 波長反射掉，只留下 248 nm 的波長，意即窄化波長(broadband in narrowband out)

（圖 1-16、圖 1-17）。

圖 1-16 波長窄化裝置示意圖-1 [7]

圖 1-17 波長窄化裝置示意圖-2 [7]

(5) 觀測裝置(Monitor module) ﹕雷射輸出端最後的觀測裝置，利用一絕對波長汞燈 (波長 = 253.7 nm)當參考波長，使用粗校正裝置(Coarse)與細校正裝置(Fine)來校

正與控制雷射的輸出波長的正確性（圖 1-18）。

圖 1-18 觀測裝置示意圖 [7]

1.3-4 RTA 快速退火裝置系統

RTA(Rapid Thermal Annealing)是一種使用紅外線燈加熱退火的方式，其目的是 使佈植離子呈現活性化，以及恢復因離子佈植或擴散所遭損壞的矽結晶或鍺結晶，

但其實也有使用氫氧或合成氣體(氫和氮混合)的熱處理，其使用的原因為氫有使矽 與氧化層的介面穩定的好處。

熱處理可分為使用擴散爐的方法和使用燈泡加熱退火法兩種，其中使用燈炮加 熱退火法就是所謂的 RTA 快速退火，其優點在於能使晶圓快速升溫後再快速降溫，

藉此抑制熱應力並消除晶圓因佈植造成的缺陷，但缺點是隨著半導體製程線寬的微 小化，其 source-drain 的低參雜活化及較差的 high-k 接面特性等問題越來越嚴重，

這也直接的宣告 RTA 世代的結束（圖 1-19）。

圖 1-19 紅外線燈泡加熱退火裝置 [8]

1.4 半導體基礎概說

1.4-1 材料分類

材料依導電性可分：絕緣體(insulator)、半導體(semiconductor)及導體(conductor)，而 半導體便是一種電性介於導體與絕緣體間的材料，而矽、鍺是目前應用最廣的半導 體材料。依能隙區分如下 (圖 1-20、圖 1-21)：

(a)絕緣體(insulator)：

能隙約約 9 eV (1 eV=1.602 x 10^-19 J)，例如；石英。

(b) 半導體(semiconductor)：

能隙約約 1 eV，例如；矽(Si)、鍺(Ge)。

(c) 導體(conductor)：

能隙約約 0 eV，例如；金、銀。

圖 1-20 各種材料的導電度 [9]

圖 1-21 各種材料的能階圖 [6]

1.4-2 材料摻雜

在原本單純的半導體中加入少量的雜質後，會使其能隙因雜質的影響而發生變 化(摻雜量約百萬分之一)，進而提高導電性，這稱為雜質半導體，依加入的雜質種 類又分：n 型半導體及 p 型半導體，反之無雜質加入的半導體則稱為本質半導體。

(1) 本質半導體特性：

(a) 在絕對零度（0°K）時，本質半導體性能就如絕緣體，Si=1.21eV ， Ge=0.78eV。

(b) 在室溫（25℃）下，使共價鍵破裂所需的能量，Si=1.1eV，Ge=0.72eV。

(c) 傳導帶內的自由電子可形成傳導電流。

(d) 本質半導體中，電洞數目等於電子數目，即電子載子濃度等於電洞載 子濃度，也因為沒有足夠的自由電子和電洞，不容易產生電流，故為 電中性。

(e) 電子移動速度比電洞快，電子遷移率約為電洞 2.6 倍。

(2) 雜質半導體特性：

(a) 須在半導體內加入微量的雜質，以產生更多電子或電洞使導電性變佳。

(b) 當摻雜的雜質為 5 價的元素，如：磷(P)、砷(As)、銻(Sb)（圖 1-22），

稱為 n 型半導體，其導電性是靠帶負電荷的電子完成（圖 1-23）。

(c) 當摻雜的雜質為 3 價的元素，如：硼(B)、鎵(Ga)、銦(In)，稱為 p 型半 導體，其導電性是靠帶正電荷的電洞完成（圖 1-24）。

圖 1-22 元素週期表 [10]

圖 1-23 n 型半導體 [10] 圖 1-24 p 型半導體 [10]

1.4-3 材料結構

一 般 材 料 結 構 依 原 子 排 列 的 規 則 性 ， 可 分 為 非 晶 系 (amorphous) 、 多 晶 系 (polycrystalline)及單晶系(crystalline)，而在應用上，三種材料結構都有其應用的價 值，但當元件是用來作為主動元件時，則該半導體必須是單晶型態(因為晶格排列整 齊導電性佳)（圖 1-25）。

圖 1-25 材料結構 [10]

1.4-4 金屬氧化半導體結構

基本上金屬氧化半導體是由金屬層 (Metal) 、氧化層(Insulator) 、半導體層 (Semiconductor)，這三種材料組成，半導體層就是大家普遍使用的矽晶圓或鍺晶圓，

而二氧化矽(SiO2)是氧化層主要使用的材料，其優點是容易在矽晶圓上生成，且介 電常數 k 值頗高(k=9)，再加上崩潰電場又高，故在積體電路線寬 90 nm 之前是頗受 大家接受的氧化層材料，但隨著因通道長度縮短而造成日趨嚴重的「短通道效應」

及「穿遂效應」，為了有效解決這些問題，新的閘極氧化層材料(high-k)已不斷的被 研發及使用，而在金屬層的材料使用也不在侷限於多晶矽，而是大量的採用新的金 屬材料(如；TaN)來改善閘極阻值過高及上述問題（圖 1-26）。

圖 1-26 MOS 結構 [6]

1.4-5 金屬氧化半導體工作原理

理想的 MOS 定義是指在沒有外加偏壓時（即熱平衡狀態），金屬功函數 qf_m和 半導體功函數 qf_s的能量差為零，即功函數差 qf_ms等於零(方程式 1.5)，其中 qΨB 為 費米能階 EF 和本質費米能階 Ei 的能量差，qχ為半導體電子親和力，也就是說當 無外加偏壓時，能帶是平的（稱為平帶狀態 flat band condition），故平帶電壓(flat band voltage)即是指使半導體區之能帶無彎曲所施加的閘極電壓( )（圖 1-27）。

2 0 )

(  



 



  









ms

Eg q

qx qf

qf qf

qf 

圖 1-27 平帶電壓定義圖 [6]

理想的 MOS 電容-電壓特性曲線如圖 1-28 所示，依施加於金屬層的電壓不同 可分為：偏壓小於平帶電壓時的聚積(accumulation)、偏壓介於臨限電壓與平帶電壓 時的空乏(depletion)、偏壓小於平帶電壓時的反轉(inversion)三種操作模式(以 p-type 為例)。

圖 1-28 理想的 MOS 電容-電壓特性曲線 [6]

(1) 聚積區(accumulation)：

在金屬層上施予電壓，且電壓值小於平帶電壓，此時 p 型矽中的電洞會大 量往氧化層及矽的表面移動，進而造成表面裡的電洞數量比 p 型矽還多，也就 形成 p 型矽在表面的能帶往上彎曲，而此時的 MOS 便如同一平行電容板（圖 1-29）。

圖 1-29 V < 0，聚積區能帶圖 [6]

(2) 空乏區(depletion)：

在金屬層上施予電壓，且電壓值大於平帶電壓，此時 p 型矽中的電洞會大 量往矽的表面的反向移動，進而使得氧化層與 p 型矽的表面因缺乏電洞而產生 一帶負電的空乏區，也造成 p 型矽在表面的能帶往下彎曲（圖 1-30）。

圖 1-30 V > 0，空乏區能帶圖 [6]

(3) 反轉區(inversion)：

在金屬層上施予電壓，且電壓值遠大於平帶電壓，此時表面的半導體將由 p 型轉變成 n 型，由圖 1-31 所示，少數載子在低頻時由於跟的上頻率變化，電 容值會隨著電壓的上升而便大直到等值氧化層電容，而在高頻時因少數載子跟 不上頻率變化，如同形成一氧化層電容串接一空乏區電容，故此時空乏區的厚 度並不會因表面電壓的改變而有所變化。

圖 1-31 V > >0，反轉區能帶圖 [6]

1.4-6 場效電晶體結構

基本的場效電晶體(field effect transistor) FET 的操作原理是利用電場來控制 電流的大小，所以才稱為場效電晶體，且因其載子只容許由自由電子或電洞的組成，

所 以 也 稱 為 單 極 性 電 晶 體 。 依 結 構 可 分 為 ： 接 面 場 效 電 晶 體 (junction field effecttransistor) JFET （圖 1-32）及金氧半場效電晶體(metal oxide semiconductor effect transistor) MOSFET（圖 1-33）。

圖 1-32 n 通道 JFET 結構 [11] 圖 1-33 n 通道MOSFET 結構 [6]

1.4-5 場效電晶體工作原理

場效電晶體具有很好電阻轉變的特性，即只要改變閘極與源極和汲極間的電 壓，便可改變源極與汲極間的電阻值，以下就 p 通道 JFET 來說明其工作區間（圖 1-34）。

圖 1-34 p 通道 JFET 特性曲線 [10]

(1) 截止區(cut-off region)：

當閘極與源極間的逆向電壓 VG 增至某一值時，則源極附近的空乏區將 占滿整個通道，此時就像一個絕緣體，電流 ID 幾乎為零，而這時的 VG 電 壓稱為切斷電壓，而此特性曲線區域便稱為截止區（圖 1-35）。

圖 1-35 截止區 [10]

(2) 線性區(linear or triode region)：

當閘極與源極間的逆向電壓 VG 值，還沒使元及附近的通道夾止，且

VD 尚小時，則通道的截面積由源極至汲極大約相等，此時通道就像一個

長方形的電阻器，而 ID也會隨著源極至汲極的電位差 VD呈現性增加，而 此特性曲線區域便稱為線性區（圖 1-36）。

圖 1-36 線性區 [10]

(3) 飽和區(saturation region)：

當閘極與源極間的逆向電壓 VG 值，仍不致源極附近的通道夾止，若汲

極對源極的電壓 VD 還沒有太大的話，還是可使汲極附近通道產生夾止的

效果，但若再增加 VD 的大小，將會使通道夾止的情況往源極方向延伸，

進而產生更大的空乏區，而通道電阻也隨之增加，因此通道的電流 ID 將會 維持不變，而此特性曲線區域便稱為飽和區（圖 1-37）。

圖 1-37 飽和區 [10]

1.4-6 金屬氧半場效電晶體結構

基本上 MOSFET 的應用非常廣闊，例如；電腦的運算及通訊電子等，大量的 邏輯 IC 與記憶體元件皆使用此結構，由於 MOSFET 的功率需小，故更適合製作微 小化的 IC。基本上其結構是由閘極(金屬、氧化層、半導體堆疊組成)、汲極、源極 組合而成，也就是只要控制閘極上的電壓，就可在半導體與氧化層的介面上，吸引 多數載子而形成通道，使得源極與汲極導通。故控制閘極的電壓，故稱為金氧半場 效電晶體(Metal Oxide Semiconductor Field Effect Transistor)MOSFET（圖 1-38）。

圖 1-38 n-MOSFET [11]

1.4-7 金屬氧半場效電晶體工作原理

依偏壓在 MOSFET 之閘極、汲極，與源極，施加的不同，以 n-MOSFET 為例 說明下列三種操作區間（圖 1-39）：

圖 1-39 MOSFET 特性曲線 [11]

(1) 線性區(linear or triode region)：

當 VGS>Vth且 VDS<VGS−Vth，則氧化層下方的通道導通。此時通道就像 一個壓控電阻（voltage-controlled resistor），在此區域內電流—電壓關係 有如一個線性方程式，故稱為線性區（圖 1-40），此時汲極流出的電流大 小依方程式 1.5 所示。

(1.5)

(μn是載子遷移率、W 是金氧半場效電晶體的閘極寬度、L 是金氧半場效 電晶體的閘極長度，而 Cox 則是閘極氧化層的單位電容大小)

圖 1-40 MOSFET 線性區 [11]

(2) 飽和區(saturation region)：

當 V_GS>V_th且 V_DS>V_GS-V_th，此時為導通狀態。但當汲極電壓的增加到 超過閘極電壓時，會使接近汲極區的反轉層電荷為零，此時通道關閉，即 稱為為「夾止」（pinch-off）（圖 1-41）。此時由源極流出的載子經由通 道到達夾止點時，會被注入汲極周圍的空間電荷區（space charge region），

再被電場掃入汲極。故此時電流與 V_DS無關，只與閘極電壓有關，依方程

式 1.6 所示：

(1.6)

圖 1-41 MOSFET 飽和與夾止 [11]

(3) 截止區(cut-off region)：

當 VGS 小於 Vth）時，此時為「截止」（cut-off）狀態，故電流無法流 通，也就是 MOSFET 處於不導通的狀態。

第二章 製程技術與實驗步驟

2.1 積體電路製程技術

積體電路的主要製程，包含用來行成絕緣膜與金屬膜的薄形成膜製程技術、形 成光阻電路設計圖形的微影像製程技術、使用光阻劑形成的保護膜加以加工蝕刻出 電路圖形的蝕刻製程技術、在晶圓上形成導電層的雜質參雜製程技術、用來使不平 滑薄膜層變平坦的化學機械研磨製程技術，還有其他附屬製程，例如；清除晶圓髒 汙及雜質的洗淨製程技術、剝除使用後光阻劑的光阻剝離製程技術等，但綜合上述，

即積體電路主要製程五大步驟就是：薄膜製程、微影製程、蝕刻製程、擴散製程、

化學機械研磨製程(圖 2-1)。

圖 2-1 IC 製作流程圖 [8]

2.1-1 薄膜製程技術:

薄膜製程即是沉積介電層或金屬層的製程技術，薄膜製程就是一種添加的流 程，包含常被應用到介電層薄膜沉積的化學氣相沉積法(CVD) ，其優點為圖形洞口 的極佳的平整性、側壁與底部的覆蓋均勻度極佳，也由於介電層在做多層的連接時 需要較低的成長溫度，因此電將增強型化學氣相沉積法(PECVD)也有廣泛的使用，

此外還有以濺鍍沉積工具為主的物理氣相沉積法(PVD)，其優點為可以獲得高純度 的沉積物、可沉積成許多不同的化學組成及可達到既經濟又好的製程控制，但其缺 點是圖形的開口容易有懸突、洞側壁膜太薄、洞底部不連續，這些缺點都會造成製 程上的缺陷 (圖 2-2 ~ 圖 2-6)。

。

圖 2-2 PVD 圖形洞口示意圖 [8] 圖 2-3 CVD 圖形洞口示意圖 [8]

圖 2-4 Electron Beam Evaporator [8]

圖 2-5 Plasma Enhanced CVD System [8]

圖 2-6 DC Diode Sputtering [8]

2.1-2 微影製程技術:

微影製程技術是積體電路能否成形的最關鍵製程，其原理是利用 UV 光(波長 365 nm ~ 193 nm)穿透光罩將光罩上的電路設計圖形轉印覆蓋到晶圓表面的光阻層 上，以形成電路設計圖形的曝光。其裝置包含負責塗佈光阻劑與顯影劑的步進機 (Track)，加上負責將光罩上的電路曝光到晶圓上的曝光機(Scanner or Stepper) 。而 因應積體電路線寬不斷向下微縮的製程，曝光機的重要性也越顯重要，因為電路曝 不來又何來的積體電路，依據方程式(2.1, 2.2)來看要有好的解析度(R)與景深(DOF) 所曝光的圖形能有效成形，但在材料常數 K1、K2 固定與曝光機鏡片系統數值孔隙 (NA)有限的情形下，於是乎波長(λ)的長短便是決定積體電路線寬微小化的關鍵，也 就是波長越短就越能曝出越微小的線寬，而目前最新的浸潤式曝光機是使用 193 nm 的波長，加上雙重曝光技術約可將積體電路線寬微小化至 35 nm，但由於浸潤式曝 光機所費不貲(一台約 20 億元新台幣)所以成了五大製程技術中最貴的花費 (圖 2-7

~ 圖 2-8)。

(2.1)

(2.2)

圖 2-7 曝光機結構示意圖 [8]

圖 2-8 浸潤式曝光機示意圖(ASML XT1950i) [12]

2.1-3 蝕刻製程技術:

當晶圓上光阻形成圖案並通過檢驗之後，便會至蝕刻區依照光阻上所定義的圖 形來蝕刻晶圓，這個步驟是為了將電路圖形永久性的固定在晶圓上，故蝕刻也可以 說是一種剝除製程，其主要的方法有兩種，第一種為濕式蝕刻，是一種利用薄膜與 特定溶液間所進行的化學反應，來消除未被光阻覆蓋的薄膜。其優點是製程單純，

且產量速度(Throughput)快。因為是利用化學反應來進行薄膜的去除，化學反應沒有 特定的方向性，所以屬於等向性蝕刻(不考慮材質的晶體結構為前題) 。薄膜經濕式 蝕刻後的輪廓，如圖 2-9 所示。第二種為乾式蝕刻，就是以電漿(Plasma) ，而非濕 式的溶液，來進行薄膜蝕刻的一種技術。因為蝕刻反應不涉及溶液，所以稱之為乾 式蝕刻，屬於非等向性蝕刻，如圖 2-10 所示。由於濕式蝕刻的物理特性故對於線 寬 2 um 以下的圖形是無法使用的，故以現況來說專業的半導廠多以乾式蝕刻為主 要的蝕刻裝置。

圖 2-9 濕式蝕刻示意圖 [13]

圖 2-10 乾式蝕刻示意圖 [13]

2.1-4 擴散製程技術:

擴散製程就是雜質添加製程，也就是將 P 型或 N 型的導電型雜質添加於晶圓板 上，大致可分為熱擴散法與離子佈植法兩種，熱擴散法是將晶圓置於一石英製成之 螺栓上，然後插入高溫的擴散爐之爐芯管中(約 800 ~ 1000℃)，其間則加入氣態的雜 質使其參入晶圓之中，其最大風險在於晶圓容易因熱應力而破裂、形變，或致使形 成缺陷，故操作上擴散爐管的溫度控制、氣體流量控制與時間控制是為關鍵所在。

而離子佈植法則是把晶圓置入離子佈植機中，再注入氣態的雜質並藉由電弧放電予 以離子化，在經過電場加速後，將要參雜的離子自晶圓板表面打入(圖 2-11 ~ 圖 2-13)。

圖 2-11 擴散爐管裝置示意圖 [13]

圖 2-12 離子佈植示意圖 [13]

圖 2-13 離子佈植裝置示意圖 [13]

2.1-5 化學機械研磨製程技術:

由於為了提高積體電路的積密度與性能，近來的製程越有趨向増加多層配線的 層數的做法，所以積體電路表面的凹凸度變增加了，且表面的段差也變多變大了，

這是由於在形成薄膜後又多次蝕刻開孔，然後又在其上加上另一層薄膜，如此一再 重複此步驟，於是乎便產生因段差所造成的被覆性不佳而引起的斷線，或因表面凹 凸所造成的絕緣不良，而導致產品良率偏低。故化學機械研磨 CMP(Chemical Mechanical Polishing)便應運而生，其做動原理為，將晶圓貼於軸板上後加入含有矽 微粒子的研磨液，使之與研磨板的表面進行研磨製程(圖 2-14 ~ 圖 2-13)。

圖 2-14 CMP 裝置示意圖 [13]

2.2 實驗步驟說明

步驟 1. 使用二吋 P-type Ge(100) wafer。

步驟 2. 使用 RCA 標準清洗步驟 (圖 2-15)。

（RCA 清洗的是一套標準的晶圓清洗步驟，RCA 清洗包括 RCA- 1 和 RCA- 2 的清洗程序。 RCA 的-1 為有機污染物去除，而 RCA 的-2 則 為金屬污染物去除。）

圖 2-15 RCA clean 鍺晶圓表面

步驟 3. 沉積厚度 0.8 nm 的 SiO2超薄膜 (圖 2-16)。

(使用物理氣相沉積法(PVD)，利用 Electron-beam evaporation 裝置作 沉積，實驗條件為室溫和氣壓= 2 × 10⁻⁶ torr) 。

圖 2-16 沉積厚度 0.8 nm 的 SiO₂超薄膜在鍺晶圓表面

步驟 4. 沉積厚度 2 nm 的 high-k La₂O₃薄膜介電層 (圖 2-17)。

(使用物理氣相沉積法(PVD)，利用 Electron-beam evaporation 裝置作 沉積) 。

圖 2-17 沉積厚度 2 nm 的 high-k La₂O₃薄膜在 SiO₂表面

步驟 5. Annealing(退火) (圖 2-18)。

(使用在純氧環境下 RTA 400 °C 加熱 30 秒)

圖 2-18 在純氧環境下 annealing

步驟 5. 沉積厚度 150 nm 的 TaN 薄膜當金屬層 (圖 2-19)。

(使用物理氣相沉積法（PVD），利用 dc magnetron sputtering 裝置作 沉積) 。

圖 2-19 沉積厚度 150 nm 的 TaN 薄膜

步驟 6. 上光阻以便下一步驟之閘極區域定義曝光 (圖 2-20)。

(使用 PR spin (5 秒 1500rpm – 25 秒 4000rpm), soft bake 90 秒)

圖 2-20 上光阻

步驟 7. 閘極區域定義曝光 (圖 2-21)。

(曝光約 80 秒)

圖 2-21 閘極區域定義曝光

步驟 7. 閘極區域顯影 (圖 2-22)。

(Hard bake 120℃ 3 分鐘後再顯影以增加光阻緊實度)

圖 2-22 閘極區域定義顯影

步驟 8. 閘極區域定義蝕刻 (圖 2-23)。

(使用 RIE 蝕刻 TaN 後再以 BOE 蝕刻 La2O3和 SiO2)

圖 2-23 閘極區域定義蝕刻

步驟 9. 將 As⁺使用離子佈植植入，定義源極/汲極區域 (圖 2-24)。

(25 keV ，5 × 10¹⁵ cm⁻²)

圖 2-24 離子佈植植入

步驟 9. 使雷射退火(λ=248 nm，30 nm pulse)將因離子佈植而損壞的晶格活化 (圖 2-25)。

圖 2-25 Laser annealing

步驟 10. 最後再沉積 Al，完成元件製作流程 (圖 2-26)。

圖 2-26 元件結構示意圖

第三章 實驗結果與討論

最後我們成功製作完成了一Gate-First TaN/La2O3/SiO2/Ge n-MOSFETs元件，然 後將元件置於一探針量測機台來量測 (圖 3-1)，使用HP4156 (圖 3-2)和HP4284 (圖 3-3)來量測Capacitance-Voltage(C-V)和Current-Voltage (I-V)的特性曲線。

圖 3-1 探針量測機台 [37]

圖 3-2 HP4156 機台 [37]

圖 3-3 HP428 機台 [37]

3.1 元件特性曲線的量測與分析

3.1-1 雷射退火後的片電阻特徵:

依圖 3-4所示可得知下列三個結論：

(1) 元件TaN/La₂O₃/SiO₂/Ge n-MOSFETs在經過雷射退火後，相對於RTA製程可 以有效降低片電阻Rs(Sheet resistance)。

(2) 因為鍺的熔點比矽來的低，所以在雷射能量160 mJ/cm²時就能使Rs值低於 112 Ω/sq，而若使用矽晶圓的話，則雷射能量需達360 mJ/cm²時，才會使Rs 值低於112 Ω /sq [29] 。

(3) 在雷射能量220 mJ/cm²時Rs值等於68 Ω/sq，遠低於使用RTA 550℃時Rs值 (Rs等於112 Ω/sq)，兩者Rs值相差達40 %。

圖 3-4 雷射退火後的片電阻特徵曲線

3.1-2 雷射退火後的介面電流特徵:

依圖 3-5所示可得知下列二個結論：

(1) 元件TaN/La₂O₃/SiO₂/Ge n-MOSFETs在經過雷射退火後，可以得到一個很小 的n值(n=1.3)(junction ideality factor)(方程式 3.1)，這證明經過雷射退火的 此元件有具比一般鍺元件大的驅動電流

(2) 此元件有很大的正向/反向電流比(ratio=10⁵)，也就是具有大驅動電流與低 漏電流的狀態，此外其蕭特基電位障約等於0.6 ~ 0.62 eV。

(3.1)

圖 3-5 雷射退火後的介面電流特徵曲線

3.1-3 雷射退火後的電容-電壓與電流-電壓特徵:

依圖 3-6、圖 3-7 所示可得知下列三個結論：

(1) 元件TaN/La₂O₃/SiO₂/Ge n-MOSFETs在經過雷射退火(0.2 J/cm²)後，雖然V_fb 會因介面的固定電荷影響有漂移的情形，但依然可獲得一較低臨限電壓値 (Vt= -0.47 V)。

圖 3-6 雷射退火後的電容-電壓特徵曲線

(2) 使用La₂O₃當介電層加上雷射退火後，其有效氧化層厚度(EOT)經方程式 3.2 計算後可得知EOT=1.9 nm，比起使用RTA製程更可獲得較小的EOT

[23]-[26]，[30]，[32]。

(3.2)

(Leff是有效通道長度，W 是有效通道寬度，Vt 是臨限電壓, μn 是電子遷移率，Cg 是閘極電容

值(單位：F)，A 是量測的電容面積(單位：cm²)，κ 是介電係數，ε0 是氧化層介電係數

(SiO2=3.9×8.85×10^-14 F/cm)，tinv是閘極介電層厚度=等效氧化層厚度(EOT))

(3) 由良好C - V曲線可知，因為使用低能量雷射退火，在加上因為採用反射率 佳的TaN當閘極(約可反射1/3的能量)，具故元件的結構及特性均保持完好 [28]。

圖 3-7 雷射退火後的電流-電壓特徵曲線 (內插圖為雷射退火後元件的橫切面照片)

3.1-4 雷射退火後的汲極電流-汲極電壓與極電流-閘極電壓特徵:

依圖 3-8、圖 3-9 所示可得知下列二個結論：

(1) 元件TaN/La₂O₃/SiO₂/Ge n-MOSFETs在經過雷射退火後，由圖 3-8、3-9 所 示展現出良好的特性曲線及很低的次臨限電壓(subthreshold swing)SS。

圖 3-8 雷射退火後的汲極電流-汲極電壓特徵曲線

(2) 依方程式 3.3 可得知當Cit(interface density)的多寡，足以影響SS高低，元 件在經過雷射退火後SS=125 mV/decade，比使用RTA製程佳[33]。

(3.3)

圖 3-9 雷射退火後的汲極電流-閘極電壓特徵曲線

3.1-5 雷射退火後元件在有效電場的電子遷移率:

依圖 3-10 所示可得知下列結論：

元件TaN/La₂O₃/SiO₂/Ge n-MOSFETs在經過雷射退火後，擁有極高的電 子遷移率，其peak mobility=603 cm²/Vs，0.75 MV/cm mobility of 304 cm²/Vs，

相較其他使用RTA製程的電子遷移率較多[20]，[23]，[24]，[26]，[30]。

圖 3-10 雷射退火後元件在有效電場的電子遷移率曲線

3.2 綜述

本實驗使用TaN/La2O3/SiO2/Ge製作n-MOSFETs，並使用低能量的雷射光作退火 製程，進而達到良好的元件特性，而比較(表 3-1)可知本次實驗的成果相較於前人的 實驗數據是有過之而無不及的，這些都足以證明雷射退火製程比RTA製程來的更具 優勢。

表 3-1 元件數據比較表

第四章 結論與未來發展

4.1 結論

本實驗中我們藉由雷射退火(laser annealing)及高介電材料(La₂O₃)加上鍺基材的 使用，達到成果如下：

(1) 有效提高電子遷移率(mobility)：

因為電子遷移率的提高即代表電晶體的速度變快，而電晶體的速度變快就 代表低功耗與高遷移率的性能越趨重要。

而本實驗樣品即擁有較高電子遷移率(mobility =304 cm²/V @0.75 MV/cm 及peak mobility=603 cm²/Vs)。

(2) 較大的導通/截止電流比：

因為較大的導通/截止電流比即代表電晶體不但擁有大驅動電流，還克服 了穿隧效應及短通道效應擁有很小的漏電流，此為電晶體性能重要的指標。

而本實驗的樣品即擁有很大導通/截止電流比(ratio=10⁵)。

(3) 降低了活化(annealing)時的溫度：

因為使用Laser annealing製程則可針對小區域執行快速且低溫的退火過 程，除去了RTA的高溫退火製程在電晶體微小化的現況下，IC可能會因溫度 過高而損壞。

而本實驗的樣品在雷射能量160 mJ/cm²時即可達到退火效果，若使用RTA 製程則需將溫度拉高至550℃才能達到相同效果。

(4) 降低了片電阻值(sheet resistance)：

因為降低片電阻值就等於降低電流的阻抗，提高電晶體的工作效率，這 也是電晶體性能的重要指標之一。

而本實驗的樣品在在雷射能量220 mJ/cm²時Rs值等於68 Ω/sq，遠低於使 用RTA 550℃時Rs值(Rs等於112 Ω/sq)，這兩者Rs值相差達40 %。

4.2 未來發展

根據本實驗的結果提出未來能夠持續改善及發展的方向如下：

(1) 材料的使用：

(a) 鍺基材的改善：

由於鍺具有比矽還小的能階(bandgap)，對於其可能會造成的接面漏電 問題，可採用在鍺基板上利用熱成長的二氧化矽層(深處植入的氧與矽鍵結 成 SiO2)的 Ge-on-insulator (GOI or GeOI)技術改善漏電問題 [14]，或是在矽 基板上成長一層薄鍺膜的 ultrathin body Ge-on-Si 技術，而此技術也可改善 鍺價格昂貴的問題。

(b) 遷移率的改善：

可使用 III-V 族的材料來改善遷移率問題，由於 III-V 族擁有極高的 電子遷移率，如砷化鎵(GaAs)其電子遷移率為 8500 cm²/Vs，為鍺的 2.17 倍、矽的 6.29 倍(鍺=3900 cm²/Vs，矽=1350 cm²/Vs) [33]。

(c) 使用 p-MOSFET：

鍺的低電場電子遷移率比矽大二倍以上(3900 V.S. 1500cm²/V-sec)，而 電洞遷移率更比矽大了四倍(1900 V.S. 450cm²/V-sec)之多，雖然本實驗是使 用 n-MOSFET，但也可以朝 p-MOSFET 方向發展實驗[3]、[4]。

(2) 雷射退火的相關應用：

就退火的效率及退火所需的溫度而言，由本實驗可得知 laser annealing 製程確實比傳統的 RTA 製程具有優勢，在 IC 製程不斷微縮的未來，相信挾 其優勢必定會是未來的主流。然而在其他需要執行退火製程的半導體相關產 業，例如；太陽能電池(Solar cells)、液晶面板(LCD)等，雖然目前還是採用 處理速度慢、效率低的紅外線燈爐管退火製程，但相信日後在成本及良率考 量下，也有可能採用雷射退火製程技術，以確保產品的競爭力。

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