中 華 大 學

中 華 大 學 碩 士 論 文

銥奈米晶粒與非對稱穿隧能障結構輔助於薄 膜電晶體式非揮發記憶體之特性研究

Iridium Nanocrystal Assisted Thin Film Transistor Nonvolatile Memory with Asymmetric Tunnel Barrier

系 所 別：電機工程學系碩士班 學號姓名：M09801037 呂天麟 指導教授：謝焸家 博士

吳建宏 博士

中 華 民 國 100 年 7 月

i

摘 要

自從施敏等人於 1967 年在貝爾實驗室發明了第一個浮動閘極非揮發性記憶體

（Floating Gate NVM），在過去的 40 年各類非揮發性記憶體和製程技術得到了迅速 的進展與建議。近年來，在傳統浮動閘極記憶結構的穿隧氧化層微縮是很難實現的，

由於資料保存能力是難以維持在超薄氧化層。其中一個可能的解決辦法是使用奈米晶 體（NCs）輔助於非揮發性記憶體。它最大的好處是，利用奈米晶體主要分佈在更多 的電荷誘捕中心，最大限度地減少電荷損失。這個偉大的優勢結果為穿隧氧化層較薄，

較低的工作電壓，以及更好的寫入/擦除性（P / E）的速度。在所有種類的奈米晶體，

金屬奈米晶體比半導體奈米晶體具有更高的性能特徵，由於不易受載子侷限效應所引 起能階的擾動，更多種可供利用並設計的功函數，在費米能階級附近有高的狀態密度。

因此，過去 5 年裡在研究了金屬奈米晶體於 NVM 的應用提出了極大的建議。

另一種可能的解決方案，打破尺度限制穿隧氧化層的厚度是使用多層穿隧氧化層 堆疊調節能帶隙。它可以增強 P / E 的效能顯著，維持有效的存儲載子。在一些研究 報告中，雙層堆疊穿隧氧化層結構，被稱為非對稱穿隧能障（ATB）的結構。然而，

大多數這些研究進行了探討影響奈米晶體或穿隧氧化層工程學金屬絕緣體半導體元 件的記憶體性能。在這項工作中，銥奈米晶體（Ir- NCS）輔助於非揮發性的薄膜電晶 體（TFT）裡的氮化矽/二氧化矽堆疊在非對稱穿隧能障製程，而且其 P / E 的特徵和 性能進行了研究。

關鍵字: 銥、奈米晶體、非隊稱能障、浮動閘極、薄膜電晶體。

ii

ABSTRACT

－Since Sze et al invented the first floating-gate nonvolatile memory (NVM) at Bell Lab in 1967, various kinds of nonvolatile memories and the process technologies have been rapidly proposed and progressed over the past 40 years. In recent years, the scaling of tunneling oxide of conventional floating gate memories is hard to be realized due to the data retention is difficult to maintain with ultra thin tunneling oxide. One of possible solutions is nanocrystals (NCs) assisted nonvolatile memory. The greatest advantage of using NCs is that charges are distributed in more trapping centers, which minimizes charge loss. This great advantage results a thinner tunnel layer, a lower working voltage, and a higher programming/erasing (P/E) speed. In all kinds of NCs, metallic NCs were observed to exhibit higher performance characteristics than semiconductor NCs owing to a stronger coupling with the conduction channel, a wider range of available work functions, a higher density of states around the Fermi level for storing more charges, and a smaller energy perturbation due to carrier confinement. Therefore, the studies of metallic NCs in NVM applications were proposed greatly in the last half decade.

Another of possible solution for breaking the scaling limit of tunneling layer thickness is to use multi-stacked tunneling layer for modulating energy band-gap. It can enhance the P/E efficiency significantly and maintain storage of carriers effectively. In some researches, bi-stacked tunneling layer structures were called asymmetric tunnel barrier (ATB) structures. However, most of those studies were conducted to examine effects of NCs or tunneling layer engineering in metal-insulator-semiconductor devices on memory performance. In this work, an iridium nanocrystals (Ir-NCs) assisted thin film transistor (TFT) NVM with Si₃N₄/SiO₂ stack of asymmetric tunnel barrier was fabricated, and its P/E characteristics and performances were investigated.

Keywords:Iridium, Nanocrystals , Asymmetric , Folating gate , Thin film transistor.

iii

誌 謝

首先，我要向我的指導教授，謝焸家老師與吳建宏老師致上最高的敬意。感謝過 去這兩年中，他們在學業研究與生活上，不停的給我指導與鼓勵。在這二年的學習生 涯中，無論是在課業、研究或帄日會議時，讓我學習到研究應有的態度和方法，也使 我在專業研究以及待人處事上獲益匪淺。

感謝王泰瑞及林哲偉學長帶我進入半導體領域，感謝皮欣霖以及葉沐詵學姐還有實驗 室的好同學對我不斷的給予建議與指導。

特別要感謝和我一起努力的同學劉育成，有你的陪伴與討論，實驗過程不再枯燥 乏味而是充滿著歡樂，在實驗過程協助與照顧，此論文是我們一齊努力出來的成果。

再者，由衷地感激中華大學(CHU)、國立交通大學奈米中心(NFC)以及國家奈米元件 實驗室(NDL)提供研究的環境和設備以及技術人員熱心的協助，使我的研究可以順利 進行。有了你們的大力幫忙，使我順利地完成此論文，在此獻上我最深的敬意。最後，

感謝曾經支持、關心與幫助過我的朋友以及長輩們。尤其是我的家人，有了他們的支 持與鼓勵，陪我度過許多挫折和難關；在我開心時，能一起分享我的喜悅。因為有你 們的相伴，使我順利完成碩士學業與論文。在此，我願將這份榮耀與你們一同分享，

感謝你們。

謹致 中華民國100年6月於新竹

iv

目 錄

中文摘要 ...

i

英文摘要 ...

ii

誌謝 ...

iii

目錄 ...

iv

表目錄 ...

vi

圖目錄 ...

vii

第一章 緒論 1-1

前言 ... 1

1-1-1

非揮發性記憶體的特性和微縮限制 ... 2

1-1-2

未來趨勢與微縮研究方向 ... 4

1-2

研究動機 ... 6

1-3

論文架構 ... 7

第二章 文獻回顧 2-1

非對稱結構記憶體之相關文獻 ... 8

2-2

非揮發性記憶體之物理機制 ... 19

2-2-1

通道熱電子注入 (Channel Hot electron injection) ... 19

2-2-2 F-N

穿隧 (Fowler-Nordheim tunneling) ... 20

2-3

非揮發性記憶體可靠度分析 ... 22

2-3-1

資料保存度定義 (Data Retention) ... 23

2-3-2

耐操度定義 (Endurance) ... 23

v

第三章 電容與元件製作流程

3-1

電容結構 ... 24

3-1-1

奈米晶體的形成以及電容的製作流程 ... 24

3-2

元件結構 ... 29

3-2-1

奈米晶體的形成以及元件的製作流程 ... 29

第四章 電容及元件量測與討論 4-1

電容的量測 ... 37

4-1-1

電容能帶設計 ... 37

4-1-2

電容電性量測與分析 ... 39

4-1-3

臨界電壓的偏移比較 (Threshold voltage shift) ... 43

4-1-4

穿隧氧化層厚度的影響 ... 45

4-1-5

資料維持度(Data Retention)比較 ... 45

4-2

元件的應用 ... 47

4-2-1

利用電子顯微鏡驗證元件上的金屬奈米點 ... 47

4-2-2

元件量測與分析 ... 48

第五章 結論與未來方向 參考文獻

...

53

個人簡歷

...

56

vi

表 目 錄

第一章 緒論

表 1-5 ITRS PID 裡指出未來的研究趨勢以及可能發展到的尺度……… 4

第二章 文獻回顧

表 2-1 元素功函數的預測值與實際量測值……… 17

表 2-2 元素的周期系統

………

₁₇

表 2-3 電子功函數的優先選擇

………

₁₈

表 2-4 CHEI 和 FN-tunneling 比較

………

22

vii

圖 目 錄

第一章 緒論

圗 1-1 半導體記憶體的分類

………

1

圗 1-2 非揮發性記憶體的應用

………

2

圗 1-3 浮動閘極元件剖面圖

………

₃

圗 1-4 浮動閘極元件對電流-電壓曲線 I_D-V_G curve

………

3

圗 1-5 為克服微縮問題的 Non-volatile memory 研究方向

………

6

圗 1-6 奈米晶體快閃記憶體與傳統浮動閘極快閃記憶體的比較

………

7

第二章 文獻回顧

圖 2-1 低溫多晶矽薄膜電晶體式快閃記憶體結構

………

8

圖 2-2 (a) SEM and (b) TEM 圖像分析矽奈米晶體

………

9

圖 2-3 奈米粒薄膜電晶體式記憶體於有無高壓氣相退火之保存能力比較

………

9

圖 2-4 SiO₂/SiN/SiO₂ 堆疊在表面多晶矽透射電子顯微橫截面圖

………

10

圖 2-5 MONOS 結構 IV 曲線

………

10

圖 2-6 (a) MONOS 結構耐操度以及 (b)加熱至 60˚C 各時期資料持久度

…………

11

圖 2-7 結構 Ni/SiO₂/Si 堆疊 TEM 圖

………

12

圖 2-8 CV 曲線圖在+/-4V 與+/-5V 掃動電壓

………

12

圖 2-9 室溫下的資料保存時間

………

13

圖 2-10 室溫下的耐用度

………

13

viii

圖 2-11 金奈米粒嵌入於材料(a)Al2O3 and (b) Hf2AlOx 的 HRTEM 圖像分析

……

14

圖2-12 在閘極電壓與帄帶電壓以及電容器之間中顯示出高頻率的CV曲線

………

15

圖 2-13 MOS 結構採用金屬當閘極能帶示意圖

………

16

圖 2-14 MOS 結構採用 Al2O3和 Hf2AlOx 作為 gate dielectric 的電荷保存能力

……

₁₆

圖 2-15 MOS 結構的 F-N tunneling 示意圖

………

20

圖 2-16 電子侷限在 FG 的位能井之中

………

21

圖 2-17 圖為 CHEI 模式下圖為 FN-tunneling 模式對操作在元件的示意圖

………

21

第三章 電容與元件製作流程

圖 3-1 P-type 晶片經過 RCA clean

………

24

圖 3-2 水帄爐管長 Dry oxide 5 nm

………

25

圖 3-3 利用 PECVD 沉積 5 nm 的 Nitride

………

25

圖 3-4 利用 E-gun 鍍 Ir 膜

………

26

圖 3-5 RTA 之後形成 Ir 奈米晶體

………

26

圖 3-6 利用 PECVD 疊上 SiO₂的薄膜

………

27

圖 3-7 利用 Thermal coater 鍍鋁 300 nm

………

27

圖 3-8 將鋁蝕刻掉後的電容元件圖

………

28

圖 3-9 奈米晶體電容結構示意圖

………

28

圖 3-10 P-type 晶片經過 RCA clean

………

29

圖 3-11 用化學氣相沉積疊 500 nm 的 SiO₂膜

………

29

圖 3-12 利用 LPCVD 沉積 100 nm 的 amorphous Si

………

30

ix

圖 3-13 Define S/D region

………

30

圖 3-14 定義出 Source/Drain 區域後打 Implanted

………

31

圖 3-15 用 N⁺ annealing 600˚C

………

₃₁

圖 3-16 定義出 AA 區

………

32

圖 3-17 PECVD 個別成長(SiO₂ and Si₃N₄) 做為 tunnel oxide

………

32

圖 3-18 定義出沉積 metal film 的區域

………

₃₃

圖 3-19 利用 E-Gun 沉積 Ir metal film 1 nm

………

33

圖 3-20 浸泡丙酮(Acetone)、Lift-off 去除光阻

………

34

圖 3-21 光阻 Lift-off 後經過 RTA 製程行成奈米晶體

………

34

圖 3-22 沉積 SiO₂阻擋層蓋住 Ir 奈米晶體

………

35

圖 3-23 黃光定出 contact hole 然後再用 BOE etch

………

35

圖 3-24 熱阻絲蒸鍍系統鍍上一層 300 nm 的鋁

………

36

圖 3-25 元件橫剖面示意圖

………

36

第四章 電容及元件量測與討論

圖 4-1 電容能帶示意圖

………

37

圖4-2 非對稱穿隧能障元件結構能帶操作示意圖

………

38

圖 4-3 結構 Al/SiO₂/Ir-NCs / SiO₂/Si₃N₄(5 nm/5 nm)/P-sub 的 C-V 圖

………

圖 4-4 結構 Al/SiO2 / SiO2/Si3N4(5 nm/5 nm)/P-sub 的 C-V 圖

………

40 40 圖 4-5 結構 Al/SiO₂/Ir-NCs / SiO₂/Si₃N₄(6 nm/4 nm)/P-sub 的 C-V 圖

………

41

圖 4-6 結構 Al/SiO₂ / SiO₂/Si₃N₄(6 nm/4 nm)/P-sub 的 C-V 圖

………

41

x

圖 4-7 電容成品的俯視圖

………

42

圖 4-8 tunnel oxide (5 nm SiO₂/5 nm Si₃N₄)之 V_TH對 V_G 的 P/E 效率量測

…………

43

圖 4-9 tunnel oxide (5 nm SiO2/5 nm Si3N4)之 VTH對 Stress time 的 P/E 效率量測

…

₄₃ 圖 4-10 tunnel oxide (6 nm SiO₂/4 nm Si₃N₄)之 V_TH對 V_G 的 P/E 效率量測

…………

44

圖 4-11 tunnel oxide (6 nm SiO₂/4 nm Si₃N₄)之 V_TH對 Stress time 的 P/E 效率量測

…

44 圖 4-12 SiO2/Si3N4(5 nm/5 nm)/Ir-NCS/SiO2結構之資料保存度

………

₄₆

圖 4-13 SiO₂/Si₃N₄(6 nm/4 nm)/Ir-NC_S/SiO₂結構之資料保存度

………

46

圖 4-14 金屬銥經過高溫退火後的 SEM 圖

………

47

圖 4-15 堆疊結構 SiO2/Ir-NCs/Si3N4/SiO2/Poly-Si 的 TEM 圖

………

47

圖 4-16 元件成品的俯視圖

………

48

圖 4-17 銥奈米晶體薄膜電晶體式記憶體 with ATB structure 的 I_D-V_G曲線圖

……

48

圖 4-18 銥奈米晶體薄膜電晶體式記憶體 with ATB structure 之 V_TH對 stress time 的 P/E 效率量測

………

⁴⁹

圖 4-19 銥奈米晶體薄膜電晶體式記憶體 with ATB structure 之 V_TH對 V_G的 P/E 效率量測

………

⁴⁹

圖4-20 銥奈米晶體嵌入於非對稱穿隧能障結構之薄膜電晶體式記憶體的 能帶示意圖

………

⁵⁰

圖 4-21 銥奈米晶體薄膜電晶體式記憶體 with ATB structure 的資料保存能力

……

50

1

第ㄧ章

緒論

1-1 前言

半導體記憶元件一共分為兩大類，其主要的差別為當移除電源時，元件是 否還能維持原有的狀態。如同它門的名稱，揮發性記憶體會因為移除電源而喪失 資料，而非揮發性記憶體則不需要外加電壓也能保留資料。圖一為半導體記憶體 的大致分類。

圖 1-1 半導體記憶體的分類[1]

一般而言，非揮發性記憶體的資料保存能力，至少需要維持超過十年以上；

因此在記憶儲存區域內就要特別的設計與保護，避免不必要的電荷進出，造成資 料的流失與錯誤。就現今記憶體需求而言，要做到操作速度快、高密度的設計且 資料保存能力好，不外乎要改變製程或是提出新的電性操作，但相對地可靠度的 問題也是相繼而來。

2

目前在電子 3C 產品中扮演不可或缺的角色，耳熟能詳 DRAM、SRAM 和 Flash memory 等都是記憶體的家族成員。而 flash memory 被拿來做可攜式的裝置 應用，如數位相機的記憶卡、USB 隨身碟、個人影音設備如 iPod 等等。

圗 1-2 非揮發性記憶體的應用

隨著製程能力的進步，微影技術的演進，使得單位面積可容納的 Cell 數目 增加，記憶體的容量也越來越大，從一開始 MB 等級的商業化產品到目前已經普 及化的 GB 等級的記憶體。

1-1-1

非揮發性記憶體的特性和微縮(scale down)限制

重點回到 Floating-gate 結構中，這種 flash memory 的結構如下頁圖 1-3 所示，

特色為一般 MOSFET 的控制閘極(control gate)和通道層(tunnel oxide or gate oxide) 之間夾一層浮動閘極(floating gate)。flash memory 採用 EEPROM’s 的方法，對於 每一個 cell 都可以利用電的方法去做清除(erase)和寫入(write)的動作。透過控制 閘極來控制它的電位，而電位的改變量則是由浮動閘極所儲存的電荷來影響。當 電子儲存在浮動閘極的時候，會使元件的臨界電壓(Threshold voltage)向右位移；

而浮動閘極內沒有儲存電荷時，元件的 Threshold voltage 向左位移，如圖 1-4 所 示。

3

圖 1-3 浮動閘極元件剖面圖

圗 1-4 浮動閘極元件對電流-電壓曲線 ID-VG curve[1]

4

1-1-2

未來趨勢與微縮研究方向

國際半導體技術藍圖（International Technology Roadmap for Semiconductors；

ITRS） 是全球半導體產業需求的重要參考文獻，概括了產業的技術挑戰，提出 了可能的解決方案，然後再由半導體製造商和設備材料供應商接手來去決定選擇 哪一種技術和執行細節。ITRS針對Floating gate memory的限制上也提供了一些可 行的解決方向，在ITRS Process Integration, DEVICES, AND STRUCTURES 2007 edition[32]裡面他們認為對於高密度(32 nm以下)的非揮發性記憶體(NVM)而言，

通道的介電層和多晶矽間的介電層(interpoly dielectric)的微縮能力受到介電材料 的性質和其幾何結構影響。我們可以從下圖1-5的ITRS製作的表格中看到之後大 略的發展趨勢。

表 1-5 ITRS PID 裡指出未來的研究趨勢以及可能發展到的尺度[32]

Year of Production 2007 2008 2009 2010 2011 NAND FLASH technology-F(mm) 51 45 40 36 32

Cell type(FG˒CT˒3D˒etc) FG FG FG FG/CT CT Tunnel oxide thickness(nm) 6-7 6-7 6-7 6-7 6-7 Interpoly dielectric material ONO ONO ONO ONO ONO Interpoly dielectric thickness(nm) 10-13 10-13 10-13 10-13 10-13

Year of Production 2012 2013 2014 2015 NAND FLASH technology-F(mm) 28 25 22 20

Cell type(FG˒CT˒3D˒etc) CT CT-3D CT-3D CT-3D Tunnel oxide thickness(nm) 6-7 6-7 6-7 6-7 Interpoly dielectric material High-k High-k High-k High-k Interpoly dielectric thickness(nm) 9-10 9-10 9-10 9-10

從圖 1-5 可以看到 cell type 分兩種，CTF 有別於浮動閘極(FG)元件，它是 將電荷儲存於絕緣體之內（silicon nitride）。由於電荷是獨立儲存，完全不會彼此 干擾（interference），也不會有 FG 在微縮之下碰到的 coupling effect 的困擾，CTF 的結構至少可以微縮至 20 nm 以下。CTF 之傳統結構為 SONOS 結構如圖 1-6(a)，

此結構是透過能帶設計(Band gap engineer)將電荷儲存於氮化矽（Si₃N₄）內，並 透過上下兩層二氧化矽（SiO2）來阻絕電荷流失。其構想出現的時間幾乎與浮動

5

閘極元件的發明同期（1967 年 MNOS 結構由 Wegener HAR[23]等人提出；而 FG 結構由由施敏與 D. Kahng[24]提出）但是 CTF 也有缺陷，那就是電荷極難抹 除（erase）。因為電荷是儲存在氮化矽之深度能井（deep traps），無法像浮動閘 極元件般消除，因此必頇設計超薄的 tunnel oxide 以提供電洞直接穿遂（hole direct tunneling）用來抹除電子。然而，超薄的穿遂層造成了元件電荷容易遺失。所以 SONOS 元件的發明很早，卻不曾被採用在商業應用。而旺宏電子依據 SONOS 改良發表 BE-SONOS 技術結構如圖 1-6(b)[25]，旺宏認為此項設計可以突破 45 nm 的製程障礙；另ㄧ方面其他公司如三星電子公司也有人做類似的研究 TANOS 等。而在學術界發展奈米晶體 nanocrystals(NCs)為儲存電荷中心(charge center) 的結構來取代 FG memory 的研究見圖 1-6(c)[26]，它的核心概念也是透過能帶 的設計使電荷能有效保留在 NCs 之中，不同的金屬以及不同的成形方法都被廣 泛的研究，而相關的文獻在 1-2 會做跟本論文相關的文獻整理和探討。也有一群 研究者在幾何上的排列做研究如 Soon -Moon Jung 等人所提出的 3-D 堆疊結構如 圖 1-6(d)[27]如此一來能有效提高 cell 的密度增大記憶體容量。

除了這系列的研究之外，也有人捨棄掉這些理論和架構，發展出另外一套記 憶體的操作模式例如 FE-RAM、MTJ-RAM、PCM 等，以目前最常聽到的相變化 記憶體(又名 OUM 如圖 1-6(e))為例透過非晶相(amorphous)和結晶相(crystal) 所造成電阻的不同定義出“1”和“0”的狀態達成記憶體的效果。

6

1-2 研究動機

最近幾年半導體製程技術發展得相當迅速以及市場所需求的產品以輕巧、薄、

面積尺寸小為主，使得在進行元件微縮(scaling down)時，遭遇困難；而為了克服 元件微縮所造成之漏電效應，以奈米晶體(nanocrystals；NCs)為分開式儲存節點 (discrete storage node)，藉由不連續的電子儲存點，即使局部的漏電，也不會把全 部的電子漏光，如圖 1-7 所示，所以穿隧氧化層(Tunnel Oxide)厚度可以縮小或增 加以及變換材料，非揮發性記憶體(NVMs)的效能也隨之提高，如減低操作電壓，

提高寫入/和抹除(P/E)的速度；因此奈米晶體記憶體(nanacrystals memory；NCs memory)逐漸成為非揮發性記憶體的主要課題。

早期的奈米晶體之儲存節點以矽奈米晶體為主，後來發現若以金屬為懸浮閘 極，由於載子侷限效應(carrier confinement)，其能量微擾(energy perturbation)較小，

可減少漏電現象的產生；而功函數(work function)高，可有效的抓住電子；且費 米能階(Fermi level)附近之能態密度(density of states)高，可大量的提升有效電荷 密度(effective charge density)，因此後來之研究偏向使用金屬奈米晶體記憶體

圗 1-6 為克服微縮問題的 Non-volatile memory 研究方向[23~26]

(a)SONOS (c)Nanocrystals memory

(e)OVONIC UNIFIED MEMORY (OUM) (d)3D Stacked flash memory

(b)BE-SONOS (a)SONOS

(a)SONOS (c)Nanocrystals memory(c)Nanocrystals memory

(e)OVONIC UNIFIED MEMORY (OUM) (e)OVONIC UNIFIED MEMORY (OUM) (d)3D Stacked flash memory

(d)3D Stacked flash memory

(b)BE-SONOS (b)BE-SONOS

7

(metallic nanocrystals memory)。

圗 1-7 奈米晶體快閃記憶體與傳統浮動閘極快閃記憶體的比較

本實驗以銥金屬(Ir-NCs)做為捕抓中心(Trapping center)是因為它具有很高的 功函數和深邃的位能井導致具有良好電荷保存能力，之所以如此是因為我們的穿 隧氧化層很薄的緣故，加上採用非對稱穿隧能障結構不僅影響了寫入和抹除的速 度也降低的操作電壓。

1-3 論文架構

本論文內容的編排，第一章先介紹非揮發性記憶體的發展，第二章為文獻回 顧依照別人所做的研究做應用以及機制的解釋，分為非對稱的影響與材料的特性，

第三章主要為非對稱電容與元件的製作流程，第四章針對電容與元件電性的量測 與討論，最後第五章為結論以及未來的研究發展。

8

第二章

文獻回顧

2-1 堆疊結構記憶體之相關文獻

上一章介紹了非揮發性記憶體之特性與相關知識，在本章將會討論堆疊結構 記憶體影響性與重要性，並且了解非對稱結構影響了操作速度、以及降低電壓，

還有奈米晶體的形成提升電荷保存能力。

先介紹第一篇是2007 JJAP[3]利用矽奈米晶體作為浮動節點且低溫製程的薄 膜電晶體快閃記憶體，並且透過透射電子顯微鏡(TEM)和掃瞄電子顯微鏡(SEM) 分析發現矽奈米晶體的帄均大小在尺寸5 nm，密度為8.5×10¹¹ cm^-2，藉由電子充 電和放電在室溫下改變偏置條件，對於改善保留時間和電子性質以及經過高壓氣 相退火（HPVA），可表現出更好的工作性能 。

圖 2-1 低溫多晶矽薄膜電晶體式快閃記憶體結構[3]

9

圖 2-2 (a) SEM and (b) TEM 圖像分析矽奈米晶體[3]

圖 2-3 奈米粒薄膜電晶體式記憶體於有無高壓氣相退火之保存能力比較[3]

再來一篇是 2007 APL[22]，這一篇同樣是以低溫的技術去設計研究非揮發性 記憶體堆疊在氧化物-氮化物-氧化物(Oxide-Nitride-Oxide)的結構上，其元件的寫 入的機制發現 F-N 穿隧方式優於通道熱電子注入，詳細的物理機制之後會來探 討。

10

圖 2-4 SiO₂/SiN/SiO2 堆疊在表面多晶矽透射電子顯微橫截面圖[22]

圖 2-5 MONOS 結構 IV 曲線 [22]

11

圖 2-6 (a) MONOS 結構耐操度以及 (b)加熱至 60˚C 各時期資料持久度[22]

第三篇同樣是 2007 APL[6]，利用金屬鎳經過退火後形成奈米晶體以此方式 分散儲存電荷，奈米晶體的大小帄均在 5 nm，密度為 3.9×10¹² /cm²，該元件具有 很長的資料保存時間。

12

圖 2-7 結構 Ni/SiO₂/Si 堆疊 TEM 圖[6]

圖 2-8 CV 曲線圖在+/-4V 與+/-5V 掃動電壓[6]

13

圖 2-9 室溫下的資料保存時間[6]

圖 2-10 室溫下的耐用度[6]

14

第四篇依然是 2007 的 APL[7]，以金屬金作為奈米晶體嵌入 High-k 閘極介電 層探討它的電荷儲存特性，再以高解析度穿透式電子顯微鏡(high-resolution transmission electron microscopy)說明該記憶體在經過高溫退火通入氮氣的環境 下會有令人滿意的電荷保存特性。

圖 2-11 金奈米粒嵌入於材料(a)Al₂O3 and (b) Hf2AlOx 的 HRTEM 圖像分析[7]

15

圖2-12 閘極電壓與帄帶電壓以及電容器之間中顯示出高頻率的CV曲線[7]

16

圖2-13 MOS結構採用金屬當閘極能帶示意圖[7]

圖2-14 MOS結構採用Al2O3和Hf2AlOx作為gate dielectric的電荷保存能力[7]

17

最後一篇是 1977 IBM 的 JAP[21]，各種材料的功函數比較與分析。

表2-1 元素功函數的預測值與實際量測值[21]

表 2-2 元素的周期系統[21]

18

表 2-3 電子功函數的優先選擇[21]

19

2-2 非揮發性記憶體之物理機制

目前元件最常見的使用機制為兩種一種是熱電子注入(Hot electron injection) 另一種為 F-N 穿遂(Fowler-Nordheim tunneling)，以下為兩者做簡單介紹，並在 這小節之後會做一個表 2-1 去比較這兩種機制的特色。這兩個機制的目的在於改 變控制浮動閘極(Floating gate)內的電荷量，來改變浮動閘極的電位，進而判斷記 憶體元件是在“1”或“0”的狀態。

2-2-1 通道熱電子注入(Channel Hot electron injection)

通道熱電子注入的方式為利用元件操作在反轉飽和區時，通道導通時且集極 端偏壓在飽和區，在橫向電場的作用下，此時產生大量電子向集極端移動，當電 子進入夾止區時(Pinch-off Region)，藉由高電場獲得足夠的能量，使其能越過穿 隧氧化層(Tunnel Oxide)的位能障時，電子即可受到閘極偏壓的影響而進行注入。

在記憶體元件的結構中，由於比 N 型通道金氧化半元件(NMOS)多了一層懸浮 閘，往上走的電子便可以儲存在此懸浮閘上，達成了記憶體寫入的目的，然而這 些往上走的熱電子中集合在一個很小的區域射入，可見在經過多次的寫入之後，

一些電子可能陷入氧化層中，可能陷入浮接閘極中，如此造成電子不容易射入，

因而使得元件的可靠度降低。(如圖 2-15) [14]。

操作快速就是通道熱載子注入(CHEI)的特點，當元件操作在飽和區時，電 子被加速到大約為 10⁷ cm/s，這時以經是電子在半導體中速度極限，此時，由於 被閘極控制吸引而上去，操作的時間大約在 1 到 10 微秒(1~1 μs)，優於 F-N 穿 隧的速度，所以常常被應用在浮動閘極層的電子注入機制。

20

2-2-2 F-N 穿隧(Fowler-Nordheim Tunneling)

穿隧機制(Tunneling mechanism)是從量子力學中帶入薛丁格方程式

(Schrodinger equation)所導出的機制。不同於古典物理的概念，近代物理的學家 認為電子等微觀粒子能夠穿過它們本來無法通過的ʻʻ牆壁ʼʼ的現象。這是因為根 據量子力學，微觀粒子具有波的性質，而有不為零的機率穿過能障壁。換句話說，

人也有機會去穿過牆壁，只是這個機率在巨觀世界裡面微乎其微，因此到現在還 沒有發現這現象。

F-N 穿隧(Fowler-Nordheim Tunneling)請參見(圖 2-15) [14]。以金屬-氧化物- 半導體(MOS)結構來說，因為它會隨著 MOS 操作的電壓上升，而使測量到的電 流上升。從能帶的 MOS 結構來解說，電極所施加的電壓會使得氧化層的等效寬 度變小如圖 2-15 因此電子從 Si 穿過氧化層的機率就會因此而上升。浮動閘極元 件可以利用 F-N 穿隧(Fowler-Nordheim Tunneling)使源極(Source)的電子穿過穿隧 氧化層(Tunneling Oxide)到達浮動閘極，接著關閉電壓，電子就會被侷限(Trap) 在由穿隧氧化層(Tunneling Oxide)和控制氧化層(Control Oxide)之間的位能井內 (圖 2-16)[13]。

2-15 MOS 結構的 F-N tunneling 示意圖

21

圗 2-16 電子侷限在 FG 的位能井之中

圗 2-17 上圖為 CHEI 模式下圖為 FN-tunneling 模式對操作在元件的示意圖

22

表 2-4 CHEI 和 FN-tunneling 比較[19]

FN-tunneling(穿隧注入)模式 CHEI 模式 Low power consumption

- single external power supply

High power consumption

- complicated circuitry technique High oxide field

-thinner oxide thickness required -higher trap generation rate -severer read disturbance issue -highly technological problem

Low oxide field

-oxide can be thicker -highly oxide integrity -low read disturbance issue

Slower programming speed Faster programming speed

2-3 非揮發性記憶體可靠度分析

在這個數位行動產品充斥的時代，對一個理想的記憶體來說至少必頇要具備 的特性：(1)低功率消耗(2)高儲存容量(3)高操作速度(4)長儲存時間(5)高耐用性。

快閃記憶體(Flash Memory)，其儲存的單位稱為一個基本位元(Cell)，其內部元件 MOS 的閘級(Gate)和通道(Channel)間，比起傳統的只有一層氧化絕緣層(gate oxide)，又多增加了一層浮閘(floating gate)。也因為有這一層浮閘，使得快閃記 憶體可以運作三種模式：寫入、讀取、抹除，然而在對元件進行讀寫的動作時，

其整個元件結構往往會產生部分的破壞當長期的運作下來，其可靠度便變成了一 個很重要的指標，因此對於其記憶體的可靠度就有了許多的規範，以下將針對兩 種常用的可靠度作介紹。

23

2-3-1 資料保存度 (Data Retention)

資料保存度指的是非揮發性記憶體儲存，並在特定溫度經過一定次數的讀寫 模式後，可以長久保有資料準確的能力。而其中可能會引起資料流失的機制主要 為，電子直接經由穿隧或熱激發機制的模式而流失，或是藉由氧化層內部的缺陷 而流失，此兩種皆為現在研究中為改善其可靠度的重要的研究動機。在非揮發性 記憶體科技中，通常為保持其非揮發性皆會要求要有十年的資料持久度，然而若 考慮到保存十年的資料持久度，則表示著每天最多只能流失 5 個電子才能將資料 保持在儲存節點內十年，顯示出其儲存節點需要有很好的抓電子能力。

2-3-2 耐操度 (Endurance)

在記憶體中另一個可靠度的指標便是關於耐用度的測詴。在記憶體中，每次 進行寫入與抹除皆可能會對氧化層結構造成破壞而產生缺陷，電荷會因為此缺陷 而流失，因此對於一記憶體元件經得起幾次的寫入與抹除程序，亦是需要探討的 重點。而關於耐用度主要指的是，對於一元件能經得是定義為 10⁶次為其公定的 次數。

24

第三章

電容與元件製作流程

3.1 電容結構

在開始製作 Ir nanocrystal 時，我們參考 1-2 提到的文獻回顧，並且從他 們提到的條件中，加入到我們的控制條件中。期望能在有限的時間和機台能力的 限制中接近我們預期的目標：奈米晶體的密度越高(density↑)奈米晶體的大小 和形狀的一致性高(size & shape uniformity↑)。以下就是我們對於參數的實 驗結果和討論，在 3-2 的結論裡面會顯現目前為止的最好的狀況。

3-1-1 奈米晶體的形成以及電容的製作流程

非對稱電容結構記憶體奈米晶體形成的實驗步驟如下:

(1) 用 P-type(100)晶片先做 RCA clean 的處理如圖 3-1。

圖 3-1 P-type 晶片經過 RCA clean

25

(2) 經過 RCA clean 之後，送進高溫水帄爐管 900˚C 乾式氧化層 5 nm 如圖 3-2。

圖 3-2 水帄爐管長 Dry oxide 5 nm

圖 3-3 利用 PECVD 沉積 5 nm 的 Nitride

(3) 長完 SiO2 後利用 n&k 膜厚測厚儀做確認後破片再利用電漿輔助化學氣相沉 積系統 (PECVD) 沉積 5 nm 的 Nitride ，如圖 3-3。

(4) 之後再利用 E-gun 做金屬 Ir 膜(1 nm)的疊加(見圖 3-4)。

(5) 利用 RTA 熱製程形成奈米晶體(見圖 3-5)。

(6) 利用材料分析儀器如 SEM、FIB 和 TEM 等做材料的分析。

26

圖 3-4 利用 E-gun 鍍 Ir 膜

圖 3-5 RTA 之後形成 Ir 奈米晶體

(7) 利用化學氣相沉積系統(PECVD)疊上 SiO2 ，使奈米晶體覆蓋上阻擋層 40 nm(blocking layer)如圖 3-6。

(8) 疊完 SiO2材料用如管作退火(annealing) 30 min 並且同時通入氮氣和氧氣，

目的為了修補 PECVD 製程中出現的缺陷(defect)，以免造成量測上的漏電或 是誤差，參考之前的實驗，同時通入氮氣跟氧氣對於 SiO₂修補能力優於只 通入氮氣。

27

圖 3-6 利用 PECVD 疊上 SiO₂的薄膜

(9) 透過熱阻絲蒸鍍系統(Thermal coater)正鍍鋁電極 300 nm 如圖 3-7。

圖 3-7 利用 Thermal coater 鍍鋁 300 nm (10) 用黃光微影製程定義出鋁電極圖形。

(11) 利用蝕刻鋁的溶液(蝕刻 Al 溶液 = H2O+CH3COOH+H3PO4+HNO3)

加熱至 40~60˚C 後，把鋁蝕刻掉，而受到光組保護的地方則會保護 Al 不受蝕刻液浸蝕如圖 3-8，接著浸泡在丙酮(ACE)中，將光阻去除。

28

圖 3-8 將鋁蝕刻掉後的電容元件圖

(12) 在 P-Sub 底部也鍍上 Al 300 nm 電極，製程便到此為止。其電容整 個結構如圖 3-9，將完成的電容做電性分析。

圖 3-9 奈米晶體電容結構示意圖

29

3.2 元件結構

這一節介紹非對稱結構元件記憶體，變動 SiO₂厚度並增加 Si₃N₄材料，造成 能帶能帳的差異，來改變元件特性。

3-2-1 奈米晶體的形成以及元件的製作流程

非對稱電容結構記憶體奈米晶體形成的實驗步驟如下:

(1) 用 P-type(100)晶片先做 RCA clean 的處理如圖 3-10。

圖 3-10 P-type 晶片經過 RCA clean

(2) 利用化學氣相沉積系統(PECVD)疊上 500 nm SiO₂當絕緣層如圖 3-11。

圖 3-11 用化學氣相沉積疊 500 nm 的 SiO₂膜

30

(3) 用 LPCVD 成長 100 nm 的 amorphous-Si 如圖 3-12。

圖 3-12 利用 LPCVD 沉積 100 nm 的 amorphous Si

(4) 用黃光微影製程定義出 Source/Drain 的區域(Define S/D region)之後用 BOE 蝕刻液 etch SiO2形成圖 3-13 的結構。

圖 3-13 Define S/D region

31

(5) 定義 S/D 的區域後做中電流離子布植(Ion implantation)做磷的植，如圖 3-14。

圖 3-14 定義出 Source/Drain 區域後打 Implanted

(6) 之後 annealing 600 ˚C in N2 for 24 hours 進行活化讓 S/D 的區域形成 N⁺，以 及讓原本非晶態矽經過熱處理後形成多晶態矽如圖 3-15。

圖 3-15 用 N⁺ annealing 600 ˚C

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(7) 用黃光定義出主動區(Activation area ; AA 區)之後，再利用 BOE 蝕刻液 etch 多餘的 SiO₂。如圖 3-16。

圖 3-16 定義出 AA 區

(8) 利用 PECVD 個別成長 5/5 nm(SiO2 and Si3N4) 做為 tunnel oxide。如圖 3-17。

圖 3-17 PECVD 個別成長(SiO₂ and Si3N4) 做為 tunnel oxide

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(9) 用黃光微影沉積 metal film 的區域，並且用光阻(FH6400)保護 S/D region，

如圖 3-18。再用 E-gun 鍍上 Ir metal film，如圖 3-19。

圖 3-18 定義出沉積 metal film 的區域

圖 3-19 利用 E-Gun 沉積 Ir metal film 1 nm

34

(10) 把光阻用丙酮(Acetone)Lift-off 去除乾淨後，如圖 3-20，放進 RTA 900 ˚C 進行熱處理形成奈米晶體，如下圖 3-21。

圖 3-20 浸泡丙酮(Acetone) 、Lift-off 去除光阻

圖 3-21 光阻 Lift-off 後經過 RTA 製程行成奈米晶體

(11) 接著利用 E-gun 的電子束打 SiO₂靶材沉積阻擋層蓋住 Ir 奈米晶體，之後先 用黃光定出 contact hole 然後再用 BOE etch 後，緊接著送進爐管做 Densify 的動作，修補 blocking layer 的 defect。結果如下圖 3-22、3-23 所示。

35

圖 3-22 沉積 SiO₂阻擋層蓋住 Ir 奈米晶體

圖 3-23 黃光定出 contact hole 然後再用 BOE etch

(12) 再來利用熱阻絲蒸鍍系統(thermal coater)把挖出來的 contact hole 鍍上一層 300 nm 的鋁，鍍完之後再把電極的區域定義出來(Define cotact pad)最後完成 如圖 3-24 所示。

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圖 3-24 熱阻絲蒸鍍系統鍍上一層 300 nm 的鋁

(13) 利用蝕刻鋁的溶液(蝕刻 Al 溶液= H₂O+CH₃COOH+H₃PO₄+HNO₃)，加熱至 40~60 ℃後，將鋁蝕刻掉，而受到光阻保護的地方則會保護 Al 不受蝕刻液 侵蝕，如圖 3-25。

(14) 把鋁蝕刻掉後，再浸泡在丙酮(ACE)中，將光阻去除最後進行 Al Sintering 退火(385 ℃、30 min)，即可作分析量測。

圖 3-25 元件橫剖面示意圖

37

第四章

電容及元件量測與討論

4-1 電容的量測

本章接續上一章的實驗，也就是應用 Ir 的奈米晶體的形成條件，製作出電 容和元件，在電容部份由於構造相對簡單，因此我們可以驗證一些理論並且可以 排除在多道製程手續後產生人為或是機器的誤差，以下是我們對於電容各項條件 的實驗與分析。

4-1-1 電容能帶設計

在 2-1 文獻回顧的時候提到含有奈米晶體的元件皆是透過能帶設計讓奈米 晶體發揮電荷捕抓中心(charge trapping center)的功用。由於電容(capacitor) 是記憶體元件的前驅物，因此我們利用電容的結構，簡單的來介紹我們的電容能 帶的結構，以及讀寫時的能帶變化示意圖。

圖 4-1 電容元件能帶示意圖

38

我們的電容構造以及製備在 3-1 的電容實驗流程中已經提過了，而我們採用 的 SiO2的能帶為 9 eV、Si3N4的能帶為 4 eV；Al 電極的功函數則為 4.2 eV，而 我們研究主軸 Ir 奈米晶體功函數約 5 eV。我們依照文獻上的數據畫出我們的電 容能帶示意圖(Band offsets of capacitor)如圖 4-1。圗 4-1 是電容在尚未加電壓的能 帶圖此時就可以看到 Ir-NCs 所提供的深位能井。而圗 4-2 則是前文 2-1-2 所提到 利用 F-N tunneling 機制來彎曲能帶進行電子儲存在 Ir-NCs 裡面(program)或是進 行電子的移除(erase)；而在電子儲存在 Ir 的時候會造成位能井的變化類似圖 2-3，

此時如果電壓操作在出現 F-N tunneling 之下的時候，電子不會受電壓的影響而 改變它所在的能階，我們稱此時量到的電壓值為 read 的狀態。紀錄、抹除和讀 取的三種能帶示意圖如圖 4-2。

圖4-2 非對稱穿隧能障元件結構能帶操作示意圖

39

4-1-2 電容電性量測與分析

本小節分為兩大項目做量測分析，一個是電容的磁滯曲線也就是 C-V 圖另 一個是對於記憶體元件最重要的量測項目也就是 Retention time 代表我們的電荷 的保存能力以下分別做細項介紹。

A. C-V 圖的量測

Ir 奈米晶體的電容成品的俯視圖如圖 4-7 可以看到，由左到右的差別為電極 大小的不同從右邊的 50X50 μm²到右二我們主要量測的 100X100 μm²及左二的 200X200 μm²和最左邊所顯現的 300X300 μm²。帄帶電壓公式如下:

V_FB =

ox ss

ms C

Q^'

  (4-4)

其中Q_ss^' 是等效的固定氧化物電荷‚而_ms則是金屬-半導體的功函數差。當一個奈 米記憶體電容做出來之後‚_ms和C_ox已經是個定值，因此當 Qss 改變時會產 V_FB 的位移。C-V 曲線會隨著氧化物電荷的參數變化而顯現帄行的移動‚然而‚C-V 曲 線會保持與理想特性相同的形狀。由本實驗量測的結果下圖 4-7，以純氧化層電 容作為對照組(control 組)，由此實驗結果可推測我們的 Ir 奈米晶體在電荷捕捉時 主要為捕捉電子。而對照組可證明我們的 Ir 奈米晶體能有效的儲存電荷，從圗 4-8 可以看的出來在經過+10~-10 之間的掃描(Sweep)可發現我們的 Ir 奈米晶體可 以大約開 5V 的 memory window，即 ΔV_FB≒5V。

40

圖 4-3 結構 Al/SiO₂/Ir-NCs / SiO2/Si3N4(5 nm/5 nm)/P-sub 的 C-V 圖

圖 4-4 結構 Al/SiO2 / SiO2/Si3N4(5 nm/5 nm)/P-sub 的 C-V 圖

-10 -8 -6 -4 -2 0 2 4 6 8 10

0.0 0.2 0.4 0.6 0.8 1.0

E@-16 V,1 s P@+16 V,1 s

Normalized Capacitance

Bias (V)

Programmed state Erased state

VTH ~5 V

-10 -8 -6 -4 -2 0 2 4 6 8 10

2.0p 3.0p 4.0p 5.0p 6.0p 7.0p 8.0p 9.0p

Capacitance

Bias (V)

Programmed state Erase state

P@+16 V,1s E@-16 V,1s ΔVFB=0 V

41

圖 4-5 結構 Al/SiO₂/Ir-NCs / SiO2/Si3N4(6 nm/4 nm)/P-sub 的 C-V 圖

圖 4-6 結構 Al/SiO2 / SiO2/Si3N4(6 nm/4 nm)/P-sub 的 C-V 圖

-10 -8 -6 -4 -2 0 2 4 6 8 10

3.0p 4.0p 5.0p 6.0p 7.0p 8.0p 9.0p 10.0p 11.0p

Capacitance

Bias (V)

Programmed state Erase state

-10 -8 -6 -4 -2 0 2 4 6 8 10

1.0p 2.0p 3.0p 4.0p 5.0p 6.0p 7.0p 8.0p 9.0p

Capacitance

Bias (V)

Programmed state Erase state

P@+36 V,1s E@-36 V,1s ΔVFB=4 V

P@+16 V,1s E@-16 V,1s ΔVFB=0 V

42

圗 4-7 電容成品的俯視圖

43

4-1-3 臨界電壓的偏移比較 (Threshold voltage shift)

圖 4-8 tunnel oxide (5 nm SiO₂/5 nm Si3N4)之 VTH對 V_G 的 P/E 效率量測

圖 4-9 tunnel oxide (5 nm SiO2/5 nm Si3N4)之 VTH對 Stress time 的 P/E 效率量測

20 21 22 23 24 25

-4 -3 -2 -1 0 1 2 3 4

V TH (V)

lV_Gl (V)

Stress time for 1s Stress time for 1s

10^-2 10^-1 10⁰

-3 -2 -1 0 1 2 3 4 5

V TH (V)

Stress time (s)

Programmed state Erase state

Programmed state

Erase state

P/E@+/-16 V

44

圖 4-10 tunnel oxide (6 nm SiO₂/4 nm Si3N4)之 VTH對 V_G 的 P/E 效率量測

圖 4-11 tunnel oxide (6 nm SiO2/4 nm Si3N4)之 VTH對 Stress time 的 P/E 效率量測

32 34 36 38 40

-5 -4 -3 -2 -1 0 1

V TH (V)

lV_Gl (V)

Stress time for 1s Stress time for 1s

10^-2 10^-1 10⁰

-4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5

Vth (V)

Stress time (s)

Programmed state Erase strate

Programmed state

Erase state

P/E@+/-36 V

45

4-1-4 穿隧氧化層厚度的影響

不同的穿隧氧化層(tunnel oxide)厚度對於電容結構會有重要的影響，tunnel oxide 越厚，電荷要穿透到 Ir-NCS的機率越低，換句話說若要儲存電何必需加上 更大的電壓才能到達 Ir 的奈米晶體的位能井；然而太薄的 tunnel oxide 則相反，

電荷容易穿隧過去，也意味著所加的電壓可以下降，但是卻有個嚴重的缺點就是 電荷保存能力下降，奈米晶體所存的電荷會很容易流失。

4-1-5 資料保存度 (Data Retention)比較

電荷保存能力一直是記憶體元件應用上最重要的參考能力之一，因為非揮 發性記憶體的基本要求，及是所寫入的資料要必頇能夠長時間保存，也就是我們 將電荷困在 Ir-NCs 中來維持△ Vth 的值，維持邏輯上“1”和“0”的判讀能力。

量測的步驟如下:

1. 找出 C-V 曲線的沒有開 memory window 的電壓(+10 V~-10 V)確認其狀態不會 造成電荷的移動。

2. 給一稍大的電壓 Stress 一次(+16 V 1sec)和(+36 V 1sec)。

3. 縮小範圍掃 C-V 曲線(10 V 到-10 V)確認有△V_th。 4. 縮小電壓範圍掃其 C-V 曲線(10 V 到 0 V)。

5. 紀錄電容值，每隔一段時間區間重複步驟 4。

6. 從負方向給一較大的電壓再次 Stress(-16 V 1sec)和(-36 V 1sec)。

7. 縮小範圍掃 C-V 曲線(10 V 到-10 V)確認有△V_th。 8. 縮小電壓範圍掃其 C-V 曲線(0 V 到-10 V)。

9. 紀錄電容值每一段時間區間重複步驟 8。

量測結果如圖 4-9、4-10 我們可以發現電荷仍然會隨著時間的增長而收斂，

不過從量測結果來看即使到 10⁴s，△VFB仍然有約 2.9 V 的大小而這個大小也已 經足夠被用來判別我們記憶體邏輯上“1”和“0”的狀態。

46

圖 4-12 SiO2/Si3N4(5 nm/5 nm)/Ir-NCS/SiO2結構之資料保存度

圖 4-13 SiO2/Si3N4(6 nm/4 nm)/Ir-NCS/SiO2結構之資料保存度

10⁰ 10¹ 10² 10³ 10⁴

-3 -2 -1 0 1 2

V TH (V)

Data Retention (s) Programmed state

Erase state

10⁰ 10¹ 10² 10³ 10⁴

-4 -3 -2 -1 0 1 2

V TH (V)

Data Retention (s) Programmed state Erase state

δVTH ~4V δVTH ~2.9V P/E@ +/- 16V, 1s

δVTH ~4V δVTH ~4V P/E@ +/- 36V, 1s

47

4-2 元件的應用

我們把電容的參數在往下推展到詴著去製作記憶體的元件，流程如第三章 所提到的過程，我們做簡單的測詴証明元件的特性。

4-2-1 利用電子顯微鏡驗證元件上的金屬奈米點

由於元件的製程較為繁瑣，因此我們必頇在做元件時，確認到Ir-NCs的形 成才能繼續往之後的製程來完成我們的元件製作，所以我們在RTA製程之後，便 分片出來在SEM底下做確認，如圖4-14。之後再拍TEM影像確認分佈Ir-NCs的區 域證實有Ir-NCs的生成圖4-15，

圖4-14 金屬銥經過高溫退火後的SEM圖

圖4-15 堆疊結構SiO2/Ir-NCs/Si3N4/SiO2/Poly-Si的TEM圖

48

4-2-2 元件量測結果

我們製作出來的元件俯視圖如圖 4-16，可以清楚的看到 channel 寬度為 100μm 長度則為 5μm、10μm、20μm。在 device 的上面則為元件電容測詴區，可 以測示在元件製成所製造出來的夾層電容是否可以正確工作。

圖4-17 銥奈米晶體薄膜電晶體式記憶體 with ATB structure的ID-VG曲線圖 圖 4-16 元件成品的俯視圖

49

圖4-18 銥奈米晶體薄膜電晶體式記憶體with ATB structure 之VTH對stress time的P/E效率量測

圖4-19 銥奈米晶體薄膜電晶體式記憶體 with ATB structure 之V_TH對V_G的P/E效率量測

50

圖4-20 銥奈米晶體嵌入於非對稱穿隧能障結構之薄膜電晶體式記憶體 的能帶示意圖

圖4-21 銥奈米晶體薄膜電晶體式記憶體 with ATB structure的資料保存能力

51

第五章

結論與未來方向

奈米晶體的形成：

1. 溫度的變化對於利用 RTA 製程來製備奈米晶體是一個最關鍵且最重要的參 數，不只溫度的高低影響著金屬膜的開始發生變化的條件，甚至會影響其鍵 結產生化合物的狀態，因此我們在製備此類奈米晶體的時候必頇要掌控其金 屬的變化。

2. 退火時間的增加可以持續供給熱能讓奈米晶體克服其界面能，得到更密集，

尺寸更小的奈米晶體，然而退火時間如果過長的話反而會使得奈米晶體彼此 融合成為更大的奈米晶體。因此我們除了溫度之外，更要控制其退火時間在 一個極限值，以求得到奈米晶體最好的效果。

3. 起始金屬膜對於獲得高密度、尺寸越小的奈米晶體有所幫助，只是當金屬膜 越薄的時候我們必頇要注意到此時金屬膜的均勻度或是否成膜的問題。

4. 我們詴著利用接觸角去計算出表面能套用 Vollmer-Weber Growth 來解釋奈 米晶體的內縮現象。

5. 利用 XPS 的實驗來確認我們的 Ir 奈米晶體的熱穩定性，並且證明他是可耐 高溫熱處理的金屬。

6. 本論文的 Ir 奈米晶體的形成條件為 10 nm 的 Ir 經過 900 ℃ RTA 60 s 可以得到 Ir-NCs 大小為尺寸 4~12 nm，密度為 6X10¹¹/cm²。

奈米晶體電容及元件：

1. 我們利用和 Al 金屬 gate 的比較驗證 Ir 的功函數。

2. 穿隧氧化層厚度越薄，電荷越容易穿越，但是相對電荷保存能力也越差。因 此我們必頇調到最穩定的狀態。

3. 經過 E-gun(PVD)製程的膜，內部會有許多缺陷，因此必頇透過熱處理去修 補。而修補的能力可以透過 C-V 圖的曲線和 I-V 的測漏電來比較。

52

4. 我們驗證了 Ir 奈米晶體是透過 F-N tunneling 機制來移動電荷。

5. 利用電子顯微鏡證明電容的結構與 Ir 奈米晶體的大小。

6. 我們從電容量測結果中可以得到關於 memory window 及 retention time 等資 訊，在+/-16 V 的掃描之下 ΔVFB≒5V，retention time 則可以預測到 10⁶ s。

7. 我們成功的詴做出含有 Ir 奈米晶體的記憶體元件，並且擁有場效電晶體的 特性。

未來方向：

以下所提供的幾個未來的研究方向，可以以 Ir 為主角也可以換個金屬做重新的 研究，供各位有興趣的先進參考：

1. 可設計 self-alignment 的光罩與製程，讓耐高溫的金屬奈米晶體可以完全發 揮其特性。

2. 透過能帶設計我們可以建立起不同的材料來改進一些傳統元件在微縮時會 遇到的困難，而能帶設計可以從三種方向去做研究：

(a)調控介電層能帶─透過介電材料的特性我們可以掌控其電容值，即使總 電壓不高也能利用 C1V1=C2V2的原理讓發生穿隧現象的地方所跨的壓降 為最大。

(b)調控金屬功函數─不只在於純金屬的調控，對於化合物的功函數及其形 成所造成的能帶變化也有極大的研究空間。

(c)複合材料，利用不同的材料造成能帶緩衝的效果，形成 buffer layer 使得 微小的狀態改變能有放大的效果。

3. 利用不同的溫度所製備的金屬奈米晶體做雙層的結構以增加電荷的保存能 力。

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個人簡歷

姓名：呂天麟 性別：男

出生年月日：民國 74 年 3 月 8 日 籍貫：新竹市

住址：300 新竹市建中路 32 號三樓之 1 學歷：中華大學-電機工程學系

(94 年 9 月 ~ 98 年 6 月)

中華大學-電機工程學系碩士班-電子電路組 (98 年 9 月 ~ 100 年 7 月)

論文題目：

Iridium nanocrystal assisted thin film transistor nonvolatile memory with asymmetric tunnel barrier

銥奈米晶粒與非對稱穿隧能障結構輔助於薄膜電晶體式非揮發記憶

體之特性研究