林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.1
本章目標
• 了解8086 CPU的結構、接腳功能、與資料存取時序
• 了解80286 CPU的結構、接腳功能、與資料存取時序
• 了解80386 CPU的結構、接腳功能、與資料存取時序
• 了解80486 CPU的結構、接腳功能、與資料存取時序
• 了解Pentium的結構、接腳功能、與資料存取時序
• 了解Pentium II、III、與Pentium 4的結構與功能
微算機原理與應用 第7 CPU硬體模式
8086內部功能方塊圖
指標/指示暫存器
ALU
節區暫存器
匯流排界面邏輯
指令暫存器 指令佇列
控制單元
執行單元(EU) 匯流排界面單元(BIU)
IP CS DS ES SS 資料暫存器AL BL CL DL AH BH CH DH
AX BX CX DX SP
BP DI SI
匯流排
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第7 CPU硬體模式
7.3
8086/8088接腳分佈圖
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND
AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
MN/ MX=Vcc Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6
HOLD HLDA
ALE
READY RESET BHE /S7 MN/ MX RD
WR M/ IO DT/ R DEN
INTA TEST
MN/ MX= 0
RQ/GT0 Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6
QS0
READY RESET BHE /S7 MN/ MX RD
LOCK
TEST RQ/GT1
S2 S1 S0 QS1
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND
A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
MN/ MX=Vcc Vcc A15 A16/S3 A17/S4 A18/S5 A19/S6
HOLD HLDA
ALE
READY RESET SS0 MN / MX RD
WR IO / M DT/ R DEN
INTA TEST
8086 8088
MN/ MX= 0
RQ/GT0 Vcc A15 A16/S3 A17/S4 A18/S5 A19/S6
QS0
READY RESET MN/ MX RD
LOCK
TEST RQ/GT1
S2 S1 S0 QS1 Vcc
微算機原理與應用 第7 CPU硬體模式
8086/8088接腳功能與類型
接腳名稱 功能 類型
基本信號組
AD15 ~ AD0 資料/位址匯流排 雙向,三態
A16/S3 , A17/S4 位址/節區識別碼 輸出,三態
A18/S5 位址/中斷致能旗號狀態 輸出,三態
A19/S6 位址/狀態 輸出,三態
BHE/S7 高序資料匯流排位元組致能/狀態 輸出,三態
RD 讀取控制 輸出,三態
READY WAIT 狀態要求 輸入
TEST 等待測試控制 輸入
INTR 中斷要求 輸入
NMI 不可抑制中斷要求 輸入
RESET 系統重置 輸入
CLK 系統時脈 輸入
Vcc/Gnd 電源/接地 輸入
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第7 CPU硬體模式
7.5
8086/8088接腳功能與類型
最大模式系統信號組(MN/MX = Gnd)
S2,S1,S0 匯流排週期狀態 輸出,三態
RQ / GT1,RQ / GT0 匯流排優先權控制 雙向
QS1 , QS0 指令佇列狀態 輸出
LOCK 匯流排鎖住控制 輸出,三態
最小模式系統信號組(MN/MX = Vcc)
M/IO 記憶器/IO 存取控制 輸出,三態
WR 寫入控制 輸出,三態
ALE 位址鎖住致能 輸出
DT/R 資料傳送接收 輸出,三態
DEN 資料致能 輸出,三態
INTA 中斷要求認知 輸出
HOLD 三態匯流排持住要求 輸入
HLDA 三態匯流排持住認知 輸出
微算機原理與應用 第7 CPU硬體模式
SS0*、IO/M*、與DT/R*的信號組合
IO/
M
DT/R SS0
名稱 功能0 0 0 INTA 中斷認知
0 0 1 MEMR 記憶器讀取
0 1 0 MEMW 記憶器寫入
0 1 1 HALT CPU 執行 HLT 指令而且在 HALT 狀態 1 0 0 IFETCH CPU 正在讀取指令 OP CODE
1 0 1 IOR I/O 裝置讀取
1 1 0 IOW I/O 裝置寫入
1 1 1 NONE 系統匯流排不啟動
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第7 CPU硬體模式
7.7
記憶器系統結構
FFFFF FFFFE FFFFD FFFFC
00003 00002 00001 00000 (a) 邏輯位址空間
(b) 實際記憶器系統結構 FFFFF
FFFFD
00005 00003 00001
FFFFE FFFFC
00004 00002 00000
D15~D8 D7~D0
A19~A1
BHE A0
(X) (Y) (Y+1)
(X+1)
(X+2) (X+3)
微算機原理與應用 第7 CPU硬體模式
S2*、S1*、與S0*的信號組合
S2 S1 S0
名稱 功能0 0 0 INTA 中斷認知
0 0 1 IOR I/O 裝置讀取
0 1 0 IOW I/O 裝置寫入
0 1 1 HALT CPU 執行 HLT 指令而且在 HALT 狀態 1 0 0 IFETCH CPU 正在讀取指令 OP CODE
1 0 1 MEMR 記憶器讀取
1 1 0 MEMW 記憶器寫入
1 1 1 NONE 系統匯流排不啟動
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7.9
QS1與QS0的信號組合
QS1 QS0 名稱 功能
0 0 NOOP 沒有動作
0 1 QB1 在指令佇列中的第一個 OP CODE 正被執行
1 0 QE 指令佇列為空態
1 1 QBS 在指令佇列中的其它(第一個除外)OP CODE 正被執行
微算機原理與應用 第7 CPU硬體模式
最小模式系統記憶器與I/O讀取匯流排週期時序圖
T1 T2 T3 T4
一個匯流排週期
CLK
A19/S6~A16/S3
BHE / S7 位址與BHE 狀態輸出
AD15~AD0 位址輸出 資料輸入
ALE
M / IO 0 = I/O 讀取, 1 = 記憶器讀取
RD
DEN DT / R
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第7 CPU硬體模式
7.11
最小模式系統記憶器與I/O寫入匯流排週期時序
T1 T2 T3 T4
一個匯流排週期
CLK
A19/S6~A16/S3
BHE / S7 位址與BHE 狀態輸出
AD15~AD0 位址輸出
ALE
M / IO 0 = I/O 寫入, 1 = 記憶器寫入
WR
DEN DT / R
資料輸出
微算機原理與應用 第7 CPU硬體模式
WAIT狀態時序
READY
T1 T2 T3 TW
CLK
T4
(-10 ns)
tRYL CL tCH RY X
(20 ns)
READY (20 ns)
(53 ns)
tRYHCHtCHRYX
T1 T2 T3 T4
CLK
T1 (a) 產生WAIT狀態
(b) 不產生WAIT狀態
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7.13
8086持住狀態(最小模式系統)
CLK
HOLD
T4或Ti
HLDA
持住狀態
微算機原理與應用 第7 CPU硬體模式
8284A時脈產生器
Q D
↓ CK
RESET
OSC
PCLK
CLK
READY
÷ 3 ÷ 2
SYNC SYNC
D Q
↑ CK
FF2 FF1
D Q
↓ CK XTAL
RES X1 X2
F / C
EFI CSYNC
RDY1
RDY2 AEN1
AEN2
ASYNC Gnd
Vcc 10
12
2
8
5
18 9 15
7 6 3 4 1 14 13 16 17 11
振盪器
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第7 CPU硬體模式
7.15
8086系統支援信號電路
CSYNC PCLK OSC EFI ASYNC RES
RDY1
X1 X2
30MHz
F / C AEN1 AEN2 RDY2
READY RESET GND CLK Vcc
16 17
13 3 7 1 6
5 10 8
4 5MHz
+5V 2 12 14 15
11
18 9
8284A +5V
10K
+ 10µF
RD WR +5V
Vcc MN / M X
GND GND
READY RESET CLK 40 33
1 20
22 21 19
10MHz
+5V M / IO WAIT1
CLR S0
S1 Y
74LS164 CLK QA QB QC QD QE QF QG QH INA
INB 4× MUX1 1 0 2 3
1 274LS153 EA1 14
2 7
1 2
3 4 5 6 10 11 12 13 8 9 3
5 6 4
8086-1
INTA CS
微算機原理與應用 第7 CPU硬體模式
8284A的RDY與8086的READY輸入信號時序
T1 T2 T3 TW
CLK
T4
READY QA
QB
RDY1
CLR
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第7 CPU硬體模式
7.17
8086/8088的輸入與輸出電氣特性
VIL = 0.8 V(max) VIH = 2.0 V(min) VOL = 0.45 V(max) VOH = 2.4 V(min) IIL = -10 µA(max) IIH = 10 µA(max) IOL = 2.5 mA(min) IOH = -400 µA(min)
微算機原理與應用 第7 CPU硬體模式
8086/8088對各種邏輯族系的元件之扇出數目
IIL IIH IOL IOH 8086 的扇出 74LSxx -0.4 mA 20 µA 8 mA -0.4 mA 6
74Sxx -2.0 mA 50 µA 20 mA -1.0 mA 1 74ALSxx -0.2 mA 20 µA 4.0 mA -0.4 mA 12 74HC/HCTxx -0.1 µA 0.1 µA 4 mA -4 mA 4000
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第7 CPU硬體模式
7.19
8086 CPU模組
A0 A1 A2 A3 A4 A5 A6 A7
D0~D7 A8 A9 A10 A11 A12 A13 A14 A15
D8~D15
A16 A17 A18 A19 BHE
M/IO RD WR +5V
8086MIN 33 MN
READY 22 19 CLK
RESET 21
18 INTR
30 HLDA HOLD 31 17 NMI 23 TEST
AD0 16 AD1 15 AD2 14 AD3 13 AD4 12 AD5 11 AD6 10 AD7 9 AD8 8 AD9 7 AD10 6 AD11 5 AD12 4 AD13 3 AD14 2 AD15 39 A16/S3 38 A17/S4 37 A18/S5 36 A19/S6 35
BHE/S7 34
DEN 26 DT/R 27 M/IO 28
RD 32 W R 29 ALE 25 INTA 24
74LS373 3 D0
D1 4
D2 7 8 D3
D4 13
D5 14 17 D6
D7 18
1 OC 11 G
Q0 2 Q1 5 Q2 6 Q3 9 Q4 12 Q5 15 Q6 16 Q7 19
74LS373 D0 3 4 D1 7 D2
D3 8
D4 13 14 D5
D6 17
D7 18
OC 1
G 11
Q0 2 Q1 5 Q2 6 Q3 9 Q4 12 Q5 15 Q6 16 Q7 19
74LS373 3 D0 4 D1
D2 7 8 D3 13 D4
D5 14
D6 17 18 D7
OC 1 11 G
Q0 2 Q1 5 Q2 6 Q3 9 Q4 12 Q5 15 Q6 16 Q7 19
微算機原理與應用 第7 CPU硬體模式
資料匯流排與控制信號緩衝電路
M/IO RD WR
DEN DT/R AD0~AD7 AD8~AD15
M/IO RD WR D0~D7 D8~D15 74LS245
A12 A23 A34 A45 A56 A67 A78 A89 G19
DIR1 B118
B217 B316 B415 B514 B613 B712 B811
74LS245 A12 A23 A34 A45 A56 A67 A78 A89 G19
DIR1 B118
B217 B316 B415 B514 B613 B712 B811
74LS244 1A121A241A361A482A1112A2132A3152A417 1G12G19
1Y1181Y2161Y3141Y4122Y192Y272Y352Y43
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第7 CPU硬體模式
7.21
80286內部功能方塊圖
位址 門閂與推動器
匯流排控制 資料傳送接收器 預先讀 取電路
處理器 擴展界面
6位元組 預先讀 取佇列
3位元組 指令佇列
指令 解碼器
匯流排單元 (BU)
指令單元 (IU) 實際位
址加法 節區基 器 底位址 節區 長度 節區長 度檢查 位移位
址加法器 位址單元(AU)
ALU
暫存器 控制 執行單元(EU)
BUSY NMI
INTR ERROR
CAP Vcc Gnd RESET CLK
D15~D0 A23~A0 BHE M / IO
PEACK
READY,HOLD S1 S0COD / INTA
HLDA LOCK PEREQ
微算機原理與應用 第7 CPU硬體模式
80286接腳分佈圖
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第7 CPU硬體模式
7.23
80286 匯流排週期類型
COD/ INTA M/IO S1 S0 啟動的匯流排週期類型
0 0 0 0 中斷認知
0 1 0 0 若 A1=1 為 HALT ;否則為暫停(shutdown)
0 1 0 1 記憶器讀取
1 0 0 1 I/O 讀取
1 1 0 1 指令碼讀取
0 1 1 0 記憶器寫入
1 0 1 0 I/O 寫入
微算機原理與應用 第7 CPU硬體模式
基本80286 CPU模組
(CPU工作頻率為12 MHz)
+5V
+5V
+5V
1K
0.047uF
80286 82284
1K
10uF 10K
15pF
15pF 24MHz
RESET
82288 19 SO
S1 3 18 M/IO
READY 1 2 CLK
CEN/AEN 15
CENL 14
CMDLY 7
MB 6
INTA 13 IORC 12 IOWC 11 MRDC 8 MWTC 9 DT/R 17 DEN 16 ALE 5 MCE 4
7 X1
8 X2 5 EFI 1 ARDY
AYEN 17
2 SRDY 3 SYEN 15 S0
S1 16
11 RES F/C 6
READY 4 CLK 10 RESET 12 PCLK 13
+
READY 63 31 CLK
RESET 29
S0 5 4 S1
M/IO 67 68 LOCK 59 NMI
INTR 57
HOLD 64 65 HLDA
ERROR 53 54 BUSY
PEREQ 61
PEACK 6
COD/INTA 66 52 CAP
A0 34 A1 33 A2 32 A3 28 A4 27 A5 26 A6 25 A7 24 A8 23 A9 22 A10 21 A11 20 A12 19 A13 18 A14 17 A15 16 A16 15 A17 14 A18 13 A19 12 A20 11 A21 10 A22 8 A23 7 BHE 1 D0 36 D1 38 D2 40 D3 42 D4 44 D5 46 D6 48 D7 50 D8 37 D9 39 D10 41 D11 43 D12 45 D13 47 D14 49 D15 51
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第7 CPU硬體模式
7.25
80386內部功能方塊圖
3-輸入 加法器 描述子 暫存器 節區長度 與屬性PLA
加法器
頁區快取 暫存器 控制與 屬性PLA
要求優 先權電路
位址 推動器 管線/匯流 排寬度控制
MUX/
傳送接收器 Barrel移位
電路/加法器
乘法/除法 電路
暫存器
解碼與 排程電路
控制 ROM
指令解碼
2個已經解 碼的指令 佇列控制
預先讀取/ 節區長度 檢查電路 16個位元組 指令碼佇列 保護測
試單元
HOLD,INTR, NMI,RESET, HLDA, ERROR
BUSY
A31~A2 BE3 ~ BE0
M / IO , D / C, NA W / R , LOCK BSIG,
ADS, REA DY D31~D0 控制
32
實際位址
32
ALU專用匯流排 32
32 32
線性位址
32
32 有效位址
有效位址
節區單元 分頁單元 匯流排界面
指令預先讀取 指令預先解碼
控制 ALU
執行單元
微算機原理與應用 第7 CPU硬體模式
轉換旁瞻緩衝器(TLB)的邏輯方塊圖
1 44 2 44 3
1 2 4 4 1 3 44 2 44 3
1 2 4 4 1 3 44 2 44 3
1 2 4 4 3 集合0
集合1
集合7
標籤 狀態
1 44 2 44 3
1 2 4 4 3
比較器 0 1 2
3
邏輯OR MUX
Hit Hit 3
Hit 2 Hit 1 Hit 0 17位元
20位元頁區基底位址
31 15 11 0
1 2 4 4 3
{31 12 11 0
頁區位移位址
實際位址
頁區基底位址 頁區位移位址
32位元線性位址
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第7 CPU硬體模式
7.27
80386DX的接腳(接腳面)圖
微算機原理與應用 第7 CPU硬體模式
80386的實際記憶器組織
記憶器庫3 16 位元
D31~D24 D23~D16 D15~D8 D7~D0
D31~D0 A31~A2
記憶器庫2 記憶器庫1
1 G位元組
記憶器庫0 16 位元
32 位元
BE3 BE2 BE1 BE0
1 G位元組 1 G位元組
1 G位元組
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第7 CPU硬體模式
7.29
匯流排類型
M/ IO D/C W / R 匯流排類型
0 0 0 中斷認知
0 0 1 (不成立)
0 1 0 I/O 讀取 0 1 1 I/O 寫入
1 0 0 指令碼讀取
1 0 1 HALT (A31 ~ A2 = 0;BE0 = BE1 = BE3 = 1;BE2 = 0) SHUTDOWN (A31 ~ A2 = 0;BE0 = 0;BE1 = BE2 = BE3 = 1)
1 1 0 記憶器讀取
1 1 1 記憶器寫入
微算機原理與應用 第7 CPU硬體模式
非管線式匯流排週期時序
T1 讀取
T2
讀取 讀取
T1 T2 T1 T2
CLK2
IN 1 IN 2 IN 3
位址 1 位址 2 位址 3
IN BE3 ~ BE0 ,A31~A2,
M / IO,
D / C W / R,
ADS
READY
D31~D0林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.31
管線式匯流排週期時序
T1 讀取
T2
讀取 讀取
T1 T2 T1 T2
CLK2
IN 1 IN 2 IN 3
位址 2 位址 3
位址 1
IN BE3 ~ BE0 ,A31~A2,
M / IO ,
D / C W / R,
ADS
READY
D31~D0NA
微算機原理與應用 第7 CPU硬體模式
80386系統在加入等待狀態的時序
T1
讀取 TW
讀取
T2 T1 TW T2
CLK2
IN 1 IN 2
位址 1 位址 2
IN BE3 ~ BE0 ,A31~A2,
M / IO ,
D / C W / R,
ADS
READY
D31~D0林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.33
80486內部功能方塊圖
控制與保護 測試單元 控制ROM
指令解碼
A31~A2 BE3 ~ BE0
D31~D0 位址
推動器
資料匯流排 傳送接收器 描述子
暫存器 節區長度 與屬性PLA
節區單元
TLB 分頁單元 Barrel移位
電路
暫存器
ALU
浮點運算單元
FPU暫存器
預先讀取 緩衝器
24 位元組 指令碼佇列 2 16×
8k位元組 快取記
憶器 快取記憶
器控制
單元 寫入緩衝器
4 80×
匯流排控制 要求排程器 猝發式匯流 排控制 匯流排寬
度控制 快取記憶
器控制 同位產生
與控制 邊界掃描
控制 匯流排界面
TCK,TMS TDI,TDO
PCHK DP3~DP0 KEN FLUSH, AHOLD, EADS BS8, BS16 BRDY, BLAST
A D S, W / R , D / C , F E R R ,PCD,PWT R D Y , L O C K , P L O C K
BOFF, A20M , BREQ , IGN NE
M / IO,HOLD,HLDA,RESET,INTR,NMI 匯流排控制要求
排程器相關信號 微指令
位移位址匯流排 32
128 32
32
32 PCD,PWT
實際位址20 32
32 線性位址 32
32 64位元內部
匯流排
微算機原理與應用 第7 CPU硬體模式
80486的管線式執行單元執行例
(a) 沒有資料延遲的情況
(b) 有資料延遲的情況 FE D1 D2 EX WB
MOV AX,OPR1 ADD AX,BX MOV OPR2,AX FE D1 D2 EX WB
FE D1 D2 EX WB
MOV AX,OPR1 ADD AX,[BX]
FE D1 D2 EX WB
FE D1 D2 EX WB
(c) 分歧指令 FE D1 D2 EX WB
FE D1 D2 EX WB
FE D1 D2 EX WB
CMP AX,data Jcc target target:
MOV BX,AX
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第7 CPU硬體模式
7.35
80486的快取記憶器
1 44 2 44 3
1 2 4 4 1 3 44 2 44 3
1 2 4 4 1 3 44 2 44 3
1 2 4 4 3 集合0
集合1
集合127
D0 D1 D2 標籤 狀態 D3
1 44 2 44 3
1 2 4 4 3
比較器 0 1 2
3
31 11 10 4 3 0
124 34
1 44 2 44 3
資料區段0 資料區段1
資料區段2 資料區段3
邏輯OR MUX
Hit Hit 3
Hit 2 Hit 1 Hit 0 21位元
微算機原理與應用 第7 CPU硬體模式
80486快取記憶器操作模式
控制位元 操作模式
CD NW 填入 穿透寫入 作廢
0 0 致能 致能 致能
1 0 抑制 致能 致能
1 1 抑制 抑制 抑制
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第7 CPU硬體模式
7.37
80486快取記憶器測試暫存器
31 11 10 5 0
TR3
TR4
TR5 VL
D
標籤 LRU位元
資料
成立位元
4 3 2 1 6
7 8 9
集合選取 ENT CNT
微算機原理與應用 第7 CPU硬體模式
80486DX的接腳圖
林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.39
80486的實際記憶器組織
16 位元
D31~D24 D23~D16 D15~D8 D7~D0
D31~D0 A31~A2
16 位元 32 位元
1 G 位元組
記憶器庫3
1 G 位元組
記憶器庫2
1 G 位元組
記憶器庫1
1 G 位元組
記憶器庫0
DP3~DP0 DP3 DP2 DP1 DP0
同位位元
BE3 BE2 BE1 BE0
微算機原理與應用 第7 CPU硬體模式
匯流排類型
M/ IO D/C W / R 匯流排類型 M/IO D/C W / R 匯流排類型
0 0 0 中斷認知 1 0 0 指令碼讀取
0 0 1 暫停(halt)/特殊(special) 1 0 1 保留
0 1 0 I/O 讀取 1 1 0 記憶器讀取
0 1 1 I/O 寫入 1 1 1 記憶器寫入
林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.41
80486的非猝發式匯流排週期
T1 讀取
T2
讀取 讀取
T1 T2 T1 T2
CLK
IN 1 IN 2 IN 3
位址 1 位址 2 位址 3
IN BE3 ~ BE0 ,A31~A2,
M / IO ,
D / C W / R,
ADS
RDY D31~D0
微算機原理與應用 第7 CPU硬體模式
80486的猝發式匯流排週期
T1 讀取
T2
讀取
T2 T2 T2
CLK
IN 1 IN 2 IN 3
位址 1 位址 2 位址 3
IN BE3 ~ BE0 ,A31~A2,
M / IO,
D / C
W / R,ADS
BRDY D31~D0
讀取 讀取
IN 4 位址 4
BLAST
林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.43
Pentium內部功能方塊圖
TLB 指令碼快取 記憶器 (8 k位元組)
浮點運算單元
暫存器 控制
加法器 除法器 80 乘法器 80 預先讀取緩衝器
指令解碼器
控制單元
ROM控制
位址產生 (U管線)
位址產生 (V管線)
整數暫存器 ALU(U管線) ALU(V管線)
barrel 移位器 分歧標的預測
TLB 資料快取
記憶器 (8 k位元組)
分頁管理單元
匯流排 單元
64
32 資料 匯流排
位址 匯流排
控制 匯流排
32 64
64位元資 料匯流排
32位元位 址匯流排
微算機原理與應用 第7 CPU硬體模式
Pentium的FPU結構圖
FE D1 D2 EX X1 X2 WF ER
U管線
超越1
超越2
林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.45
Pentium(75/90/100/120/133)的接腳(接腳面)圖
微算機原理與應用 第7 CPU硬體模式
Pentium的實際記憶器組織
D63~D56 D55~D48 D47~D40 D63~D0
A31~A3
DP7~DP0
同位位元 512 M 位元組
記憶器 庫7
DP7 DP6 DP5 DP4
512 M 位元組
記憶器 庫6
512 M 位元組
記憶器 庫5
512 M 位元組
記憶器 庫4
512 M 位元組
記憶器 庫3
DP3 DP2 DP1 DP0
512 M 位元組
記憶器 庫2
512 M 位元組
記憶器 庫1
512 M 位元組
記憶器 庫0 D39~D32 D31~D24 D23~D16 D15~D8
D7~D0
BE0 BE1
BE2 BE3
BE4 BE5
BE6 BE7
林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.47
匯流排類型
M/ IO D/C W / R 匯流排類型 M/IO D/C W / R 匯流排類型
0 0 0 中斷認知 1 0 0 指令碼讀取
0 0 1 暫停(halt)/特殊(special) 1 0 1 保留
0 1 0 I/O 讀取 1 1 0 記憶器讀取
0 1 1 I/O 寫入 1 1 1 記憶器寫入
微算機原理與應用 第7 CPU硬體模式
Pentium的非猝發式匯流排週期
T1 讀取
T2
讀取 讀取
T1 T2 T1 T2
CLK
IN 1 IN 2 IN 3
位址 1 位址 2 位址 3
IN BE7 ~ BE0,A31~A3,
M / IO ,
D / C W / R,
ADS
BRDY
D63~D0林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式
7.49
Pentium的猝發式匯流排週期
T1 讀取
T2
讀取
T2 T2 T2
CLK
IN 1 IN 2 IN 3
位址 1 位址 2 位址 3
IN BE7 ~ BE0,A31~A3,
M / IO,
D / C
W / R,ADS BRDY D63~D0
讀取 讀取
IN 4 位址 4
微算機原理與應用 第7 CPU硬體模式
P6處理器微架構方塊圖
分歧預測
指令讀取/解碼 指令快取記憶器
微指令碼 ROM 前端
L2快取記憶器(8路)
指令執行
失序執行核心 指令除役
分歧歷史更新 L1快取記憶器 匯流排單元
系統匯流排
(8路)
林銘波編著 --- 全華科技圖書公司
第7 CPU硬體模式