奈米合成阻劑應用在奈米元件製作與研究 羅世嵩、黃俊達

奈米合成阻劑應用在奈米元件製作與研究 羅世嵩、黃俊達

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摘 要

在積體電路的製程與演變中，微影製程（Lithography process）是半導體產業中最重要的關鍵製程技術。在早期，採用光學 曝光系統的應用（G-line、I-line、DUV、EUV and VUV）和光罩修改技術（PSM、OAI and OPC），並且與光阻阻劑

（BL and CRA）結合，所以只能夠做到深次微米（0.18um、0.13um、0.10um）的技術及元件尺寸。在近年來，由美國半 導體工業協會（Semiconductor Industry Association，SIA）針對微影曝光技術提出的可能解決方法和里程。同時，在台灣的 半導體產業中，許多的公司與學校在研發與製程方面，微影技術開始採用電子束微影與電子束阻劑等等的整合應用，給予 元件的尺寸接近到奈米（90nm、50nm and 35nm）尺寸大小。所以本篇論文研究就是我們利用奈米粒子（C60 and C70）

來修飾電子束阻劑（DSE1010 and NEB22）之探討，並且應用在微影製程與蝕刻製程方面，來完成我們所要之接觸洞

（Contact hole）與片電阻（Sheet resistance）的圖案和尺寸，並且後續把金屬（TiN）的階梯覆蓋（Step coverage）能力應 用在接觸窗口之效果，和金屬矽化物（Silicide）與細線幅效應（Narrow line effect）對於閘極片電阻之穩定性，來證明阻劑 修飾法在未來能夠實現奈米元件之設計與製程研究。

關鍵詞 : 電子束微影製程 ; 奈米元件 ; 接觸窗口 ; 片電阻 ; 階梯覆蓋 ; 金屬矽化物 ; 細線幅效應 目錄

封面內頁 簽名頁 授權書...iii 中文摘 要...iv 英文摘

要...v 誌 謝...vi 目 錄...vii 圖目 錄... ix 表目 錄...xv 第一章　緒

論...1 第二章 實驗...5 2.1 實驗動機與目的...5 2.2實驗藥品與設備...6 2.2.1實驗藥 品...6 2.2.2實驗設備...7 2.3正型阻劑（DSE1010）與修 飾後之阻劑應用與研...8 2.3.1靈敏度測試和變動劑量之實驗...8 2.3.2抗蝕刻製程分析與?

究...9 2.3.3奈米尺寸之圖案?究與製作...9 2.3.4金屬覆蓋能力之探 討...9 2.4負型阻劑(NEB22)與修飾後之阻劑的應用與研究...10 2.4.1敏感度及劑量之實 驗...10 2.4.2抗蝕刻製程分析與研究...11 2.4.3奈米尺寸之圖案研究與製 作...11 2.4.4奈米金屬矽化物閘極應用片電阻量測之研究.11 第三章　結果與討

論...14 3.1正型阻劑和阻劑修飾法之實驗結果與討論...14 3.1.1靈敏度及變動 劑量之分析...14 3.1.2抗蝕刻製程分析與研究...14 3.1.3奈米尺寸之圖案?究與製

作...15 3.1.4金屬覆蓋能力之探討...16 3.2負型阻劑和阻劑修飾法之實驗結果與討 論...17 3.2.1靈敏度及變動劑量之分析...17 3.2.2抗蝕刻製程分析與研究...18 3.2.3 奈米尺寸圖案研究與製作...18 3.2.4金屬矽化物閘極應用片電阻測量之研究...19 第四章　結

論...20 參考文獻...21 圖目錄 圖1.1 半導體工業協會（SIA）所發布的最新元件里程圖...26 圖1.2 正、負光阻曝光顯影成像及蝕刻後的圖形 轉移結果剖析....28 圖1.3 正光阻中的樹脂/感光劑與溶解速率之關係...28 圖1.4 微影製程步

驟...29 圖1.5 正型與負型電阻劑之製程...30 圖1.6 C60 奈米粒子團結構示意圖...31 圖1.7 C70 奈米粒子團結構示意圖...31 圖1.8 （a）在一般傳統製程中，未經修飾的阻劑，在顯影後造成阻劑倒塌，與蝕刻後圖案的變形與失真（b）經由修飾之 後阻劑，可以提高的解析度、抗蝕刻能力，有更好的圖形轉移能力...32 圖2.1 （a）說明未經修飾阻劑，在小線寬時光阻易造成倒塌的現，（b）利用TEOS當作硬式光罩（Hard mask），造成非 等向性 蝕刻的問題...40 圖2.2 NiSi（process flow）流程示意

圖...41 圖2.3 （a）片電阻的Layout 圖（b）片電阻與四點探針應用圖..42 圖2.4 固定X方向線寬

為200nm，改變Y方向的線寬，片電阻量測可靠度測試...43 圖2.5 固定Y方向線寬 為200nm，改變X方向的線寬，片電阻量測可靠度測試...44 圖3.1 正型阻劑之對比 度與靈敏度之定義圖...45 圖3.2 顯示出DSE阻劑經由修飾前後對電子束曝光劑量對臨界能量與靈敏度關 係...45 圖3.3 利用氧化矽乾式蝕刻製程，顯示出未經修飾 DSE阻劑，與不同重量百 分比之C60奈米修飾阻劑...46 圖3.4 利用氧化矽乾式蝕刻製程，顯示出未經修飾DSE阻劑，與不同重量百 分比之C70奈米修飾阻劑，不同蝕刻氣體流量對蝕刻厚度關係...47 圖3.5 用氧化矽 乾 式蝕刻製程，顯示出經 C60 、 C70 修飾之DSE阻劑，較未經修飾之DSE阻劑，有較好之抗蝕刻能力.48 圖3.6 顯示出未經 修飾的DSE阻劑劑量對接觸窗口尺寸關係圖..49 圖3.7 顯示出DSE阻劑加入C60修飾後劑量對接觸窗口尺寸關

係...50 圖3.8 顯示出DSE阻劑加入C70修飾後劑量對接觸窗口尺寸關 係...51 圖3.9 (a,b)顯示出DSE 阻劑再未經過修飾時，在（DOSE=12.5 μC/ cm2）可以定義出100nm的接口... 52 圖3.10 （a,b） 顯示出DSE阻劑再未經過修飾時，在高的劑 量下，所定義出80nm的接觸洞口，雖然可以到51nm的尺寸，但發生圖形嚴重失真變形...53 圖3.11 （a）經C60修飾後，增加阻劑感度，曝出65nm的接觸洞 （b）經C70修飾後，增加阻劑感度，曝出60nm的接觸 洞...54 圖3.12 (a, b)DSE+C70_0.02%，Etch time=45sec，CHF3/CHF3+

CF4 = 1.0，定義圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖案...56 圖3.13 (a, b)DSE+C70_0.02%，Etch time=45sec，CHF3/CHF3+ CF4 = 0.75，定義圖形尺寸為60nm的壕溝之度，上下兩張 圖表示橫切面的圖案...57 圖3.14 (a, b)DSE+C70_0.02%，Etch time=45sec，CHF3/CHF3 +CF4 =0.5，定義圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖案...58 圖3.15 (a, b) DSE+C70_0.02%，Etch time=45sec，CHF3/CHF3+CF4 =0.25，定義圖形尺寸為60nm的壕溝之寬度，上下兩 張圖表示橫切面的圖案...59 圖3.16 (a, b)DSE+C70_0.02%，Etch time=45sec，CHF3/CHF3 +CF4 =0.0，定義圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖案...60 圖3.17 （a）為 CVD的示意圖，（b）為PVD的示意圖...61 圖3.18 (a, b) 顯示沉積薄膜的階梯覆蓋能力。其中，w 為接觸洞的洞徑，h為洞深：a所指為表面，b為洞壁，c為洞底，d為洞口...62 圖3.19 顯示因為階梯覆蓋能力不佳所形成的孔洞現象...63 圖3.20 (a, b) Metal CVD，Etch time=45sec，CHF3/CHF3 + CF4=1.0定義圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖

案...64 圖3.21 (a, b) Metal CVD，Etch time=45sec，CHF3/CHF3 + CF4=0.75定義 圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖案...65 圖3.22 (a, b) Metal CVD，Etch time=45sec，CHF3/CHF3+ CF4=0.5定義圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖 案...66 圖3.23 (a, b) Metal CVD，Etch time=45sec，CHF3/CHF3+ CF4=0.25 定義 圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖案...67 圖3.24 (a, b) Metal CVD，Etch time=45sec， CHF3/CHF3+CF4=0.0定義圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖

案...68 圖3.25 (a, b) Metal PVD，Etch time=45sec，CHF3/CHF3+CF4=1.0定義圖 形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖案...69 圖3.26 (a, b) Metal PVD，Etch time=45sec，CHF3/CHF3+ CF4=0.75定義圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖 案...70 圖3.27 (a, b) Metal PVD，Etch time=45sec，CHF3/CHF3+ CF4=0.5定義圖 形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖案...71 圖3.28 (a, b) Metal PVD，Etch time=45sec，CHF3/CHF3+ CF4=0.25定義圖形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖 案...72 圖3.29 (a, b) Metal PVD，Etch time=45sec，CHF3/CHF3+ CF4=0.0定義圖 形尺寸為60nm的壕溝之寬度，上下兩張圖表示橫切面的圖案...73 圖3.30 負型阻劑 之對比度與靈敏度之定義圖...76 圖3.31 顯示出DSE阻劑經由修飾前後對電子束曝光劑量對臨界能 量與靈 敏度關係...76 圖3.32 利用多晶矽乾式蝕刻製程，顯示出未經修飾 NEB阻劑， 與不同 重量百分比之C60奈米修飾阻劑...77 圖3.33 利用多晶矽乾式蝕刻製程，顯示出未經修飾 NEB阻劑， 與不同重 量百分比之C70奈米修飾阻劑...78 圖3.34 利用多晶矽乾式蝕刻製程，顯示出經C60、C70修飾之NEB阻劑，

較未經修飾之NEB阻劑，有較好之抗蝕刻能力...79 圖3.35 加入C60與C70奈米粒子團，填補了阻劑中的自由體積，提升阻 劑的抗蝕刻能力...80 圖3.36 顯示出NEB阻劑再未經過修飾時的圖案，在低的劑量下，發生圖 形嚴重失真變形（a）小倍率放大時（b）大倍率放大時... 81 圖3.37 (a) 經C60修飾後，增加阻劑感度，曝出44nm的線寬， (b)經C70修飾後，增加阻劑感度，曝出36nm的線寬...82 圖3.38 （a）

片電阻量測光罩圖檔，（b）實際利用電子束微影所定義的圖檔...83 圖3.38 （c）

在左半邊的電路局部放大圖（d）在右半邊的電路局部放大圖... 84 圖3.38 （e）量 測位置的電路放大圖，（f）連接部分的電路放大圖...85 圖3.39（a）經過TCP蝕刻系統量測位置的電路放大圖，（b）經 過TCP蝕刻系統連接部分的電路放大圖...86 圖3.40 利用NEB+C70阻劑完成nitride spacer 的SEM圖 (a)與(b)，

在做片電阻量測時，各接面的接合有良好的接合能.87 圖3.41 當變動的閘極寬度（60nm ~ 140nm），發現到Ni/Ti的片電 阻約為5Ω/s.q.比Ni / TiN的片電阻約10 Ω /s.q.還要小...88 圖3.42 當變動的電流輸入寬度（100nm ~ 180nm），發現到 Ni

/ TiN的片電阻約為5Ω /s.q.比Ni /TiN的片電阻約10Ω/s.q.還要小...89 圖4.1 奈米元件之電路佈局圖與實體圖...90 表目錄 表1.1 美國半導體工業協會（SIA）的光罩里程 表...27 表2.1 未來世代半導體科技對微影製程的要求...33 表2.2 自動化光阻塗佈及顯影系統之 製程參數表（a.光阻塗佈）（b.光阻顯影）...34 表2.3 氧化矽乾蝕刻系統製程參 數表...35 表2.4 氧化矽乾蝕刻系統製程參數表...36 表2.5 金屬化學氣相沉 積製程參數表...37 表2.6 金屬物理氣相沉積製程參數表...38 表2.7 電子迴 旋共振式多晶矽蝕刻製程參數表...39 表3.1 DSE1010阻劑未經修飾與修飾後曝光量比表...55 表3.2 LPCVD TIN 與 PECVD TiN薄膜性質比較表...74 表3.3 多種方式沉積氮化鈦（TiN）之表較

表...75 參考文獻

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