Ｄ Ｄ Ｒ 存储器的测试方法研究及实现　 　

硕士学位论文

DDR存储器的测试方法研究及实现 姓名：王剑

申请学位级别：硕士 专业：计算机技术 指导教师：刘胜利;朱鲁华

20040901

Ｄ Ｄ Ｒ 存储器的测试方法研究及实现　 　

摘　 要　

DDR 又称双倍速率 SDRAM Dual Date Rate SDRSM 是一种 高速 ＣＭＯＳ 动态随机访问的存储器 它代表着未来能与 Rambus 相抗 衡的内存发展的一个方向 和普通同步动态随机存储器 ＳＤＲＡＭ ＳＤＲ 相比 　ＤＤＲ 在时钟脉冲的上升和下降沿均读取数据 数据传输率可以 是时钟频率的两倍 工作频率较高 　

本文从存储器技术的发展和分类开始 对存储器的性能 指标 故障模式和基本测试方法等做了系统阐述 针对 DDR 测试的不同层 次 分别提出了基于板级的 DDR 测试方案 基于专用存储器测试系 统的 DDR 测试方法和基于 ETS770 逻辑测试系统的 DDR 测试方案

基于板级的 DDR 测试方案 主要面向的是设计使用 对 DDR 接

口驱动 控制信号 高速工作等部分进行试验和测试 测试的是器件

的实际使用性能 因 DDR 存储器的读写方式与其它存储器不同 工

作速率比较高 对设计和使用提出了很高的要求 因此对其开展板级

的使用测试 保障器件的正常使用是非常必要的 此方案的提出和实

现 将解决 DDR 工程应用的许多问题 而基于专用存储器测试系统

的 DDR 测试方法 主要面向的是产品生产和用户验收 对器件的功

能和交直流参数进行测试 测试比较全面 基于 ETS770 逻辑测试系

统的 DDR 测试方案则是面向用户的验收和可靠性测试 DDR 存储器

同其他 VLSI 和存储器相比具有一定的特殊性 国内尚无人研制出专

用的 DDR SDRAM 测试系统 国外的专用的 DDR 存储器测试系统由 于价格很高 除生产厂外 很少有研究单位购买专用的 DDR 存储器 测试系统 因此 目前国内用户要开展对 DDR SDRAM 的验收和可靠 性测试的研究受到很大的限制 为解决这个问题 本文在无专用的存 储器测试图形发生器的支持下 利用程序方法进行了测试向量的自动 生成 在对生成的测试向量进行自动转换和少量手工修改后 实现了 对 DDR SDRAM 几种存储器图形的测试

利用 DDR SDRAM 存储器的特性 把测试向量自动生成和存储器 测试图形融于一体 在逻辑验证系统上予以实现是本文的创新之处 　

在不同层面上开展对 DDR 存储器测试方法的研究 可为用户提 供对 DDR 存储器测试的参考借鉴 具有较高的实用价值 　　

关键词 存储器 ＤＤＲ ＳＤＲＡＭ 测试方法 测试向量 ＥＴＳ７７０ 测试系

统　

RESEARCH ON DDR MEMORY TEST METHODS AND IMPLEMENTATION

ABSTRACT

DDR (also called the Dual Date Rate SDRAM) is a high-speed CMOS and dynamic random access memory. DDR memory represents a new direction of the memory development that will contend with Rambus in the future. To compare with the general synchronous dynamic random memory (SDRAM) DDR can read data from the rising and fa lling edges of a clock pulse.

Therefore the data transmission rate of DDR doubles that of the clock frequency and its operating frequency is much higher.

Starting with an introduction on the developments and categories of memory technologies this paper makes a systematic description on the performance indexes failure modes and basic test approaches for memories. It puts forward several DDR test approaches respectively based on board-level special memory testing system and ETS770 logic testing system for different levels of DDR test.

The DDR test approach based on board level is mainly used in the design phase which exams and tests the DDR interface drive the control signal and the high-speed works and what it most concerns about is the practical performance of the instruments. The write-read mode of the DDR memory is different from other memories which has a higher operational speed and requires more in design and use so it is quite necessary to carry out the board level test and ensuring the normal use of the instruments. The proposing and implementation of this approach will solve many problems in the DDR engineering application. For the approach based on special memory test

system mainly aims at product-manufacturing and user acceptance which carries out comprehensive test on the functions and AC-DC parameters of the instruments. The DDR test approach based on ETS770 logic test system is oriented towards user acceptance and reliability test. DDR memory has some special features. At present there are no special-purpose DDR SDRAM test systems developed in China. Except some manufacturers few research organizations have purchased special-purpose DDR SDRAM test systems from abroad since these systems are very expensive. Therefore the domestic users are greatly limited in the acceptance of DDR SDRAM and the research of reliability test. This subject uses a microcomputer for programming and achieves the automatic generation of test vectors without the support of special-purpose memory test pattern generator. After making automatic transition and manual modification of these test vectors we successfully implemented the test on several memory patters of DDR SDRAM.

The innovation of this subject lies in that it is successfully implemented on the logic verification systems by taking full advantage of the characteristics of DDR SDRAM and combining the automatic generation of test vectors with the test patterns of memory.

To carry out researches for the DDR memory test approach on different levels will do help to the DDR memory test for users which has pretty high practical values.

KEY WORDS

上海交通大学 学位论文原创性声明

本人郑重声明 所呈交的学位论文 是本人在导师的指导下 独立进行研究工作所取得的成果 除文中已经注明引用的内容外 本论文不包含任何其他个人或集体已经发表或撰写过的作品成果 对本文的研究做出重要贡献的个人和集体 均已在文中以明确方式 标明 本人完全意识到本声明的法律结果由本人承担

学位论文作者签名 王剑

日期 2004 年 10 月 15 日

上海交通大学

学位论文版权使用授权书

本学位论文作者完全了解学校有关保留 使用学位论文的规 定 同意学校保留并向国家有关部门或机构送交论文的复印件和电 子版 允许论文被查阅和借阅 本人授权上海交通大学可以将本学 位论文的全部或部分内容编入有关数据库进行检索 可以采用影印 缩印或扫描等复制手段保存和汇编本学位论文

保密 在　　　年解密后适用本授权书 　 本学位论文属于　

　　　　　　不保密 　 请在以上方框内打 　 　

学位论文作者签名 王剑　　　　　　　指导教师签名 刘胜利　 　

日期 ２００４ 年 １０ 月 １５ 日　　　　　　日期 ２００４ 年 １０ 月 １５ 日

第一章 引 言

随着微电子技术的飞速进步和生产 设计 测试 封装等技术的突破性发展 半导体集成电路得到了高速发展 如同摩尔定律所提出的 集成电路芯片的集成 度每三年提高了四倍 加工的特征尺寸缩小为_{1 2} 从 １９５９ 年到 ２０００ 年的 ４０ 年间 集成电路经历了小规模 ＳＳＩ 中规模 ＭＳＩ 大规模 ＬＳＩ 超大规模 ＶＬＳＩ 特大规模 ＵＬＳＩ 阶段 特征尺寸缩小到 １／１４０ 而平均晶体管的价格 降低到了 １／１０⁷ 集成电路已进入巨大规模 ＧＳＩ 阶段 　

进入２１世纪后 由于计算机 通讯和消费电子产品等领域的发展对集成电路 的技术革新和产品升级提出了更高要求 微电子技术将从目前的３Ｇ时代逐步发展 到３Ｔ时代 即存储量由Ｇｂ发展到Ｔｂ 集成电路中器件的速度由ＧＨｚ发展到ＴＨｚ 数 据传输速率由Ｇｂｐｓ发展到Ｔｂｐｓ 　

就硅集成技术本身的发展来讲 未来的主要趋势有两个方面 　

一是继续缩小器件的特征尺寸 大生产中的特征尺寸将从目前的深亚微米 ０．１８ìm 0.25ìm 进入到纳米量级 ３５ｎm 50nm 而大生产的硅晶圆片目前 以 8 英寸为主 12 英寸直径硅晶圆片已投入生产 到 2015 年左右可能出现采用 16 至 18 英寸直径的硅片制造集成电路的技术

二是单片系统集成芯片 ｓｙｓｔｅｍ　ｏｎ　ａ　ｃｈｉｐ ＳＯＣ 的出现 ＳＯＣ 对微电子设 计而言是一场革命 它可将一个子系统乃至整个系统集成在一个芯片上 ＳＯＣ 从 整个系统的角度出发 把性能要求 系统算法 芯片结构 软件 嵌入式操作系 统 模块划分 各层次的电路直至器件的设计紧密地结合起来 其集成度可高 达 ２１ 亿个晶体管 　

１．１　存储器技术的发展现状　

存储器是集成电路产品中的一个主要门类 主要用来存放（记忆）数据 指令 程序等信息 并根据需要能取出（读出）或既能取出又能存入（写人）这些信息的集 成电路 它除了应用于各类型的计算机 工作站外 还广泛应用于通信 工业控 制 信息家电和其他电子设备中 　

半导体存储器的发展历史起始于 ２０ 世纪 ６０ 年代中期 随着存储介质的不断

更新 　存储器技术经历了机械 机电存储器（如穿孔卡片 继电器） 电子器件 存储器（如柔延迟线 阴极射线示波管） 磁表面存储器（如磁鼓 磁带 磁盘 磁膜） 磁器件存储器（如磁芯 磁泡） 半导体存储器（如 ＭＯＳ ＣＭＯＳ ＴＴＬ ＥＣＬ）

等重要发展阶段 随着中大规模集成电路的发展和微细加工技术的进步 半导体 存储器由于其体积小 功耗低 容量大 速度快 与外围电路的接口简单等优势 逐渐成为当代计算机和其他数字系统中存储器的主流 　　　　

存储器芯片按存取方式（读写方式）可分为随机存取存储器芯片（ＲＡＭ）和只读 存储器芯片（ＲＯＭ） 　按照不同的技术 存储器芯片可以细分为 ＥＰＲＯＭ ＥＥＰＲＯＭ ＳＲＡＭ ＤＲＡＭ ＦＬＡＳＨ ＭＡＳＫ　ＲＯＭ 和 ＦＲＡＭ 等 　

存储器技术是一种不断进步的技术 随着各种专门应用不断提出新的要求 新的存储器技术也层出不穷 每一种新技术的出现都会使某种现存的技术走进历 史 因为开发新技术的初衷就是为了消除或减弱某种特定存储器产品的不足之 处 近 ３０ 年来金属氧化物半导体（ＭＯＳ）随机存取存储器（ＲＡＭ）的集成度以平均每 三年以四倍的速度在增长 在 １９７１ 年以前 ＭＯＳ　ＲＡＭ 是用交叉耦合触发器作为存 储单元 其集成度做到 ６４ 位或 ２５６ 位的存储单元阵列 １９７１ 年美国 Ｉｎｔｅｌ 公司 研制出 １Ｋ 位的动态 ＲＡＭ ＤＲＡＭ １９７３ 年单管存储单元的 ４Ｋ 位 ＭＯＳ 动态 ＲＡＭ 问 世 这是集成电路制造技术的又一次突破 １９７６ 年开发出 １６Ｋ 位 ＤＲＡＭ 采用双 层多晶硅工艺 存储单元面积减小到约为原有的 １／２ １９７９ 年出现 ６４Ｋ 位 ＤＲＡＭ 将＋１２Ｖ 工作电压降低到＋５Ｖ 随着大规模集成电路制造技术继续进步和线路设计 的完善 相继推出大容量的 ＤＲＡＭ ＳＤＲＡＭ 和 ＤＤＲ　ＳＤＲＡＭ 双数据速率 ＳＤＲＡＭ 等 高速的存储器产品 对测试提出了新的要求 这些产品包括 ９０ 年代初的 ＳＤＲＡＭ

同步 ＤＲＡＭ ９０ 年代后期的 ＳＳＲＡＭ 同步 ＳＲＡＭ ＤＤＲ－ＳＤＲＡＭ 双数据速率 ＳＤＲＡＭ Ｄ－ＲＤＲＡＭ 直接具有 ＲＡＭＢＵＳ 总线通道的 ＤＲＡＭ ＳＬＤＲＡＭ 同步链接 ＤＲＡＭ 和 ＰＢ－ＳＲＡＭ

流水线脉冲串 ＳＲＡＭ 等多种超高速存储器 这些产品不仅提高了集成度 还增 加了逻辑功能 现今市场出售的 ＤＤＲ　ＳＤＲＡＭ 的容量已达到 ５１２Ｍｂ 工作电压降到 了 ２．５Ｖ 取数时间达到了 ５ｎｓ 　

随着超大规模集成电路的发展 不仅存储芯片的容量做得越来越大 而且某 些控制逻辑也已集成到存储芯片中 同时还出现了一些存储专用集成电路 如存 储管理器件 ＭＭＵ 直接存储器存取（器件）ＤＭＡ 等 从而进一步提高存储器功能和

性能 并可简化存储系统的设计 　

1.2 测试技术的发展现状

存储器测试的含义是指在研制或生产半导体存储器件时 对其主要电学特性 和功能的一种测试和检验 测试的目的 一方面用来判断产品质量的好坏 合格 与否 另一方面则要取得一些重要数据 为优化设计 改进工艺和提高产品质量 服务 而且 对计算机存储系统的设计也很关键 测试的好坏直接影响到存储系 统的稳定性和可靠性 先进的集成电路制造技术要求研究与发展相适应的测试技 术 而现代化的集成电路测试技术反过来保证和促进大规模集成电路的研制和应 用的发展 　

不论 ＭＯＳ 动态还是静态 ＲＡＭ 都将地址缓冲与译码电路 读放电路 数据输 入输出缓冲电路和芯片控制电路等外围电路同存储单元矩阵一起集成在同一硅 片上 构成了一个具有存取功能的电子系统 由于其结构上的特点 无法对芯片 上的每个电路和元件单独进行测试和更换 需要通过编制的图形程序对芯片进行 测试 判定是通过或者是失效 为了改进工艺和提高产品质量 对于失效芯片要 进行诊断性的测试 提供失效模式和故障定位 由此可见 测试半导体存储器件 的复杂程度相当于一种系统测试 　

在存储器等集成电路的测试领域内 由于被测对象的集成度越来越高 逻辑 功能也日益复杂 而其测试管脚数却尽可能少 因此提出了被测器件的可测性问 题 被测对象的可测性是由其设计者所赋予的 是设计时形成的一个设计特性 它包含两个重要内容 就是可控制性和可观察性 这两者缺一不可 就集成电路 而言 如果集成电路内任何一个电路元件是不可控制的 该电路就是不可测的 同样 一个电路元件的输出状态是不能观察的 该电路也是不可测的 所以 为 了保证一个集成电路的可测性 该电路中每一个元件必须是可能测试的 可测性 的基本含义就是通过集成电路的原始输入端（一般是电路的输入管脚）能到达相 应元件的控制输入端 而在其最终输出端（一般是电路的输出管脚）能反应元件的 状态变化 需要指出 有的集成电路即使是可测的 它的内部元件是可控制的和 可观察的 但它不一定就是能测试的 因为 对于一些集成电路难以设计一个能 够测试可能的全部故障 即具有 １００％故障覆盖的测试序列 另外 对于 ＲＡＭ 而言

虽然能够设计具有 １００％故障覆盖的测试序列 但它可能是一个很长的 完全不现 实的测试序列 虽然在设计上可能是可测的 在工程上却又是不可能实现的测试 工作量 　

由于半导体工艺技术发展及存储系统多方面的需要 存储器件日益向着高集 成度及多品种方向发展 随着存储器件的集成度提高 不仅失效模式日益复杂 而且失效次数也增多 测试时间也随着容量的增大而显著地增加 用早期行之有 效的测试图形进行测试 已经是不可行的 需要研究先进的测试技术 面对大规 模集成电路技术进步提出的挑战 随着存储器件的大量生产 为了扩大销路 必 然要求降低包括测试成本在内的产品成本和销售价格 而另一方面由于存储器件 的大量使用 为保证存储系统的可靠性 用户要进行多项的测试 要求减少测试 时间 降低测试费用 因此 解决这一矛盾的办法就是要研究先进的测试技术和 提高测试效率 努力降低测试成本 　

半导体存储器技术性能发展的另一重要方向是高速化 高性能 ＭＯＳ 静态 ＲＡＭ 的速度日益提高 双极型 ＥＣＬ　ＲＡＭ 则继续向更高速度方面发展 目前其取数时间 仅为 ３ｎｓ 速度最快的存储器件是用砷化镓（ＧａＡｓ）材料制备的 ＲＡＭ 其取数时间 可小到 ２ｎｓ 左右 若测试取数时间为 ２ ３ｎｓ 的 ＲＡＭ 测试系统的脉冲建立时间和 脉冲宽度都需要在皮秒的量级 它不仅需要具有很高测试速率和高精确的系统总 定时精度的存储器测试系统 并且在测试方法上还需要非常考究 提高测试的精 度 因此测试这样高速存储器是相当困难的 　

目前对存储器的测试主要包括直流测试和功能测试 最常用的功能检验方法 有组成装置法 与 标准＂比较法 算法生成图形法 存储响应法 与代码标准 比较法和功能学习法等 其中 对于内部电路结构设计很有规则性的 ＲＡＭ 芯片的 功能测试 我们在实际应用中最常用到的就是算法生成图形功能检测法 算法生 成图形功能测试方法主要建立在采用算法图形发生器产生测试图形矢量的基础 上 可用小量的数据测试源程序通过算法图形发生器生成大量的数据测试矢量 在功能测试进程中用一定算法把输入信号与输出信号联系起来 输入信号组合施 加到被测器件的输入端 并将被测电路的输出信号组合与算法功能测试输出信号 组合作比较鉴别 　

１．３　测试设备的发展及分类　

近几年来各种类型存储器得到迅速发展 诸如多端口存储器 先进先出 ＦＩＦ０ 或后进先出（ＬＩＦＯ）存储器 嵌入式存储器 高速缓冲标记存储器和寄存器存储器 等 为了测试这类存储器需要研制相适应的测试程序 需要具有随机逻辑电路测 试能力的存储器测试系统 或者需要极大地扩展测试通道数 或者设计成即可同 步工作又可异步工作的多图形发生系统 　

目前的测试系统 ＡＴＥ 最早在 ６０ 年代早期始于快捷半导体 Ｆａｉｒｃｈｉｌｄ Ｆａｉｒｃｈｉｌｄ 最早开发了计算机控制的测试设备 如 ５０００Ｃ 用于简单模拟器件测试 Ｓｅｎｔｒｙ　２００ 用于简单门电路器件测试 两种机器都是由 Ｆａｉｒｃｈｉｌｄ 自主开发的 ２４ 位 １０ＭＨｚ 计算机 ＦＳＴ２ 进行控制 　

７０ 年代早期 器件开发由小规模集成电路过渡到中规模集成电路 又于 ８０ 年代早期从大规模集成电路过渡到超大规模集成电路 对于器件制造商来说 这 时计算机控制的测试系统已经成为主要的测试设备 Ｆａｉｒｃｈｉｌｄ 开发了 Ｓｅｎｔｒｙ　 ４００ 　Ｓｅｎｔｒｙ　６００ 　Ｓｅｎｔｒｙ　７ 　Ｓｅｎｔｒｙ　８ 测试系统用于数字器件测试 　

８０ 年代中期 门阵列器件开发成功 测试方面要求达到 ２５６ 管脚 速度高于 ４０ＭＨｚ 新成立的　Ｇｅｎｒａｄ 西海岸系统公司研制出了 ＧＲ１６　和　ＧＲ１８ 数字测试系统 这些新型的测试系统每个管脚有独立的测试资源 管脚数最多达 １４４ 同一时期 泰瑞达的自动化测试设备在模拟测试和存储器测试方面占据统治地位 ９０ 年代早 期 Ｉｎｔｅｌ 开发成功高速 高管脚数的单片处理器单元 ＭＰＵ 随即出现了高速高 管脚数的 ＡＴＥ 并同时具有数字电路 模拟电路和存储器电路的测试能力 如 ＳＯＣ 测试系统 　

综观近 ２０ 年来的发展 芯片运行频率的年增长率为 ３０ 而测试设备测试 速率的年增长率仅为 １２ 目前 已开发出了测试速度超过 １．６ＧＨｚ 时序精度 在几百纳秒范围内 将数字 模拟 存储器和 ＲＦ 测试能力集成于一体的测试系 统 这样的测试系统的成本非常高 可使用一台或多台测试工作台进行并行的器 件测试 为了降低测试成本 芯片中将加入自测试电路 同时基于减少测试系统 成本的考虑 模块化的测试系统将取代通用的测试系统 　

传统的数字集成电路测试系统未来 １０ 年需求发展预测如表 １－１ 所示 表中还 给出了嵌入式存储器测试的矢量需求 　　

表 １－１　微处理器和 ＡＳＩＣ 测试系统需求　

首批产品上市年份　　 １９９９　 ２００１　 ２００３　 ２００６　 ２００９　 ２０１２　 相应技术代 ｍ 　 ０．１８　 ０．１５　 ０．１３　 ０．１０　 ０．０７　 ０．０５　 测试速率 ＭＨｚ 　 １２００　 １４００　 １６００　 ２０００　 ２５００　 ３０００　 总定时精度 ＰＳ 　 ４１　 ３５　 ３１　 ２５　 ２０　 １６　 ＲＭＳ 时钟毛刺 ＰＳ 　　 １６　 １４　 １２　 １０　 ８　 ６　

测试矢量 Ｍｂｉｔ 　 １２６　 ２４０　 ４５６　 １２００　 ３１２０　 ８４００　 测试 Ｉ／Ｏ 数　 ＭＰＵ　

ＡＳＩＣ　

５１２　 １４００　　

６４０　 １７００　　

７６８　 ２２００　

７６８　 ３０００　　

１０２４　 ４０００　　

２８０　 ５３００　　 嵌入式存储器 ＭＢｉｔ 　 ８０　 ２００　 ５００　 ２０００　 ８０００　 ３２０００　

ＩＤＤＱ测试　 测试　 测试　 分析　 分析　 分析　 分析　 　

目前 市场上的自动测试系统主要可分为以下几种类型 　

＊数 字 测 试 系 统 　共享资源测试系统 每个管脚有独立测试资源的测试系 统 用来特性化测试集成电路的逻辑功能 如科利登的 ＳＣ３１２ 和 Ｑｕａｒｔｅｔ 　

＊线性器件测试系统 用来测试线性集成电路的测试系统 　

＊数 字 验 证 系 统 　共享资源测试系统 每个管脚有独立测试资源的测试系 统 如 Ｈｉｌｅｖｅｌ 的 ＥＴＳ７７０ 　

＊模 拟 测 试 系 统 用来特性化测试集成电路的模拟功能 如科利登的 ＡＳＬ 系列 　

＊存 储 器 测 试 系 统 ＤＲＡＭ　测试系统 闪存测试系统 这些类型的自动化测 试设备用于验证内存芯片 如科利登的 Ｐｅｒｓｏｎａｌ　Ｋａｌｏｓ 和 Ｋａｌｏｓ 系列 Ａｇｉｌｅｎｔ　 的 Ｖｅｒｓａｔｅｓｔ 系列 　Ａｄｖａｎｔｅｓｔ 的 Ｔ５５９３ 　

＊板 测 试 系 统 板测试是用来测试整块印制电路板 而不是针对单个集成 电路 如泰瑞达的 １８００ 　

＊混 合 信 号 测 试 系 统 这种类型的系统资源用来测试集成电路的模拟及数 字功能 　如科利登的 Ｑｕａｒｔｅｔ 系列 　

＊Ｒ Ｆ 测试系统 用来测试射频集成电路的测试 如科利登的 ＡＳＬ　３０００ＲＦ 和 ＳＺ－Ｆａｌｃｏｎ 　

＊

ＳＯＣ　 测试系统

１．４　本章小结　

以上主要介绍了存储器 测试技术和自动测试设备的发展和现状 随着半导 体集成电路工艺技术的发展和 ＰＣ 通讯等领域存储系统多方面的需求 存储器件 日益向着高速 高集成度及多品种方向发展 需要我们研究先进的测试技术和提 高测试效率 来面对大规模集成电路技术进步提出的高速化的半导体存储器测试 的挑战 　

ＤＤＲ 存储器的测试同其他 ＶＬＳＩ 相比具有一定的特殊性 目前国内外对 ＤＤＲ 等 存储器的测试都是由一些专用或通用的大型测试系统来进行的 如 ＨＰ９０００ 系列 Ｓａｐｐｈｉｒｅ ＴＩＧＥＲ ＣＡＴＡＬＹＳＴ ＡＤＶＡＮＴＥＳＴ 的 Ｔ５０００ 系列测试系统等 日本 韩国 等生产厂更是采用专用的存储器测试系统进行测试 这些测试系统价格都在数百 万美元以上 测试速率均可超过 ２００ＭＨｚ 可对 ＤＤＲ 等存储器芯片进行 ａｔ－ｓｐｅｅｄ 功能测试 芯片工作在最高频率进行功能测试 和特性分析 交流 直流参数测 试和其它一些性能分析 而由于国内许多单位和科研院所没有这种高速的测试 设备 如何利用其现有的 １００ＭＨｚ 以下的测试设备对 ＤＤＲ 存储器芯片的测试是我 们一直想解决的问题 　

本文进行低速测试所依托的逻辑验证系统 ＥＴＳ７７０ 是 ２０ 世纪 ９０ 年代由美国 ＨＩＬＥＶＥＬ 公司生产的以集成电路性能验证为主要目的的 ＩＣ 测试系统 支持最高测 试速率为 ５０ＭＨｚ 的测试 无法满足高速 ＤＤＲ 存储器芯片的 ａｔ－ｓｐｅｅｄ 测试要求 由于我们已在逻辑验证系统 ＥＴＳ７７０ 上对 Ｋ４Ｓ２８０４３２　ＳＤＲＡＭ 芯片进行过测试和验 证 鉴于 ＤＤＲ 存储器的工作原理和普通同步动态随机存储器 ＤＲＡＭ ＳＤＲ 基本相 同 只是 ＤＤＲ 在时钟脉冲的上升和下降沿均读取数据 所以数据传输率可以是时 钟频率的两倍 且工作频率较高 我们认为逻辑验证系统 ＥＴＳ７７０ 完全可能实现 对 ＤＤＲ 存储器的低速功能验证和直流参数的测试 可初步解决 ＤＤＲ 存储器芯片的 测试问题 且该存储器测试方法可在同类逻辑验证系统上进行推广 具有较高的

应用价值 　

由于 ＤＤＲ 存储器的测试同其他 ＶＬＳＩ 相比具有一定的特殊性 对 ＤＤＲ 存储器的 测试不能简单地用早期对其他存储器行之有效的测试图形进行测试 而是应对各 类测试图形进行分析 找出适合于 ＤＤＲ 存储器测试的有效测试图形在适合的测试 系统上进行有效的测试 在以下的章节中 我们将对存储器测试技术 ＤＤＲ 存储 器测试方法及如何运用该种测试方法实现在现有的 ＥＴＳ７７０ 测试系统上对 ＤＤＲ 存 储器进行功能测试进行阐述

第二章 存储器测试技术

测试技术在存储器电路研制和生产过程中是极其重要的 测试的含义是指在 研制或生产半导体存储器件时 对其主要电学特性和功能的一种测试和检验 测 试的目的 一方面用来判断产品质量的好坏 合格与否 另一方面则要取得一些 重要数据 为优化设计 改进工艺和提高产品质量服务 而且 对计算机存储系 统的设计也很关键 测试的好坏直接影响到存储系统的稳定性和可靠性 　

２．１　存储器　

存储器是集成电路产品中的一个主要门类 是数字系统（如计算机）的重要组 成部分 是用来存放（记忆）数据 指令 程序等信息 并根据需要能取出（读出）

或既能取出又能存入（写人）这些信息的集成电路 它除了应用于各类型的计算 机 工作站外 还广泛应用于通信 工业控制 信息家电和其他电子设备中 　

2.1.1 存储器的分类

存储器类集成电路按制造工艺可分为双极型存储器和 Ｍ０Ｓ 型存储器两大类 双极型速度快但功耗较大 其集成度难以提高 因而适用于那些速度要求快 但 集成度不需很高的场合 Ｍ０Ｓ 型虽然速度较双极型的慢 但在功耗 成本特别是 集成度方面具有显著优势 所以 ＭＯＳ 型存储器在存储器类集成电路中占有绝对的 地位 其中 ＤＲＡＭ 尤为突出 已成为集成电路产业的支柱产品之一 　

半导体存储器按照其功能的不同 可分成以下几类 　

２ ． １ ． １ ． １ 　 只读存储器 Ｒ ０ Ｍ （ ｒ ｅ ａ ｄ 　 ｏ ｎ ｌ ｙ 　 ｍ ｅ ｍ ｏ ｒ ｙ ） 　

在只读存储器中 用户只能读取已存储在其中的信息 而不能改变已有的存 储内容 它通常用于字符发生器 翻译器 计算器 游戏机等 Ｒ０Ｍ 存储器可分 为以下两种 　

（１）固定式只读存储器Ｒ０Ｍ或称掩模编程Ｒ０Ｍ（ｍａｓｋ　ｐｒｏｇｒａｍｍｅｄ　Ｒ０Ｍ） 　

特点是即使断电 它所存储的信息也不会丢失 数据可以得到长期保存 所

以是一种不挥发性（ｎｏｎ－ｖｏｌａｔｉｌｅ）存储器 也称为非易失性存储器 　

（２）可编程只读存储器ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ） 　

功能类同于固定式 Ｒ０Ｍ 即只能读取其中已存储的信息 它的特点是可以根 据用户的需要把所需信息写人存储器 它也是一种不挥发性（ｎｏｎ－ｖｏｌａｔｉｌｅ）存储 器 如熔丝型可编程只读存储器 ＰＲＯＭ（ｆｕｓｅ　ｐｒｏｇｒａｍｍｅｄ　Ｒ０Ｍ） 这类 ＰＲＯＭ 用户只 能编程一次 　

２ ． １ ． １ ． ２ 　非易失性读写存储器 Ｎ Ｖ Ｒ Ｗ Ｍ （ ｎ ｏ ｎ － ｖ ｏ ｌ ａ ｔ ｉ ｌ ｅ 　 ｒ ｅ ａ ｄ － ｗ ｉ ｔ ｅ 　 ｍ ｅ ｍ ｏ ｒ ｙ ） 　

该类存储器既能读取又能写入 且是不挥发性的 其结构类似于 ＲＯＭ 存储 单元中同样采用晶体管 它们与只读存储器不同 其阈值电压可以通过电学方法 加以改变 且断掉电源后已改变的阈值电压还能长期保存 习惯称这类存储器为 可擦除型 ＲＯＭ 而很少称它们为 ＮＶＲＷＭ 它们可以分为 　

（１）　 可擦除型ＥＰＲＯＭ（ｅｒａｓａｂｌｅ　ＰＲＯＭ） 　

（２）　电可擦除型ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ＰＲＯＭ） 　

（３）　闪烁型电可擦除ＥＥＰＲＯＭ（Ｆｌａｓｈ　ＥＥＰＲＯＭ） 　

２ ． １ ． １ ． ３ 　 随机存取存储器 Ｒ Ａ Ｍ ｒ ａ ｎ ｄ ｏ ｍ 　 ａ ｃ ｃ ｅ ｓ ｓ 　 ｍ ｅ ｍ ｏ ｒ ｙ 　

随机存取存储器通常用于信息的存储 利用这类存储器 可以随机 随时地 写入或读出存储器中的某一单元的信息 如计算机中用于存储当前的程序等 但 一旦断开电源 所存信息将全部丢失 因此是一种挥发性（ｖｏｌａｔｉｌｅ）存储器 也 称易失性存储器 　

ＲＡＭ存储器又可分为两种 　

（１）静态随机存取存储器Ｓ Ｒ Ａ Ｍ （ ｓ ｔ ａ ｔ ｉ ｃ 　 ｒ ａ ｎ ｄ ｏ ｍ 　 ａ ｃ ｃ ｅ ｓ ｓ 　 ｍ ｅ ｍ ｏ ｒ ｙ ） 　 ＳＲＡＭ 的基本结构如图 ２－１ 所示 它采用双稳态触发器作为存储元件 在没有 外界触发信号的作用时 触发器不改变状态 因而其状态是稳定的 此外 只要 不断掉供给芯片的电源 就可以长期保存所写入的信息 这就是称之为静态随机 存取存储器的原由 　

　 图２－１　　ＳＲＡＭ的结构框图　

（２）动态随机存取存储器Ｄ Ｒ Ａ Ｍ （ ｄ ｙ ｎ ａ ｍ ｉ ｃ 　 ｒ ａ ｎ ｄ ｏ ｍ 　 ａ ｃ ｃ ｅ ｓ ｓ 　 ｍ ｅ ｍ ｏ ｒ ｙ ） 　 与 ＳＲＡＭ 不同 　ＤＲＡＭ 通常采用单管单元方案 数据以电荷的形式存放在存储 单元的电容上 当电容上没有电荷 因而电容上电压值接近于零时 所存数据为 ０ 状态 如电容上电压值接近于电源电压时 所存数据为 １ 状态 　

由于电容存在着不可避免的漏电效应 电容电荷会逐渐泄漏 或称消失 　也 就是说信息会丢失 因而对 ＤＲＡＭ 最重要的一点是需要一个不断刷新的操作 即 在电荷泄漏过程中 设法恢复原有信息 使信息得以保持 这一过程称为刷新或 再生 在刷新时 单元中的内容被读出 接着进行一次重写操作 使电容电压恢 复到它原来的值 为了周期性地完成刷新工作 在 ＤＲＡＭ 中需要增加必要的时钟 电路 这一刷新操作是每次刷新一行中的所有单元 并逐行依次进行 在刷新阶 段 芯片不能进行读操作也不能进行写操作 但这不会引起严重的问题 因为两 次刷新的间隔时间内只有 ２％的时间用于芯片的刷新 而 ９８％的时间可以进行正常 的读写操作 　

ＤＲＡＭ 的最大优势是存储单元中的元件数少 单元面积小 功耗低 因而适合 于大规模集成 它是当代集成电路技术水平的表征 但它的缺点是需要有复杂的 刷新电路 对时序有严格的要求 其工作速度也不如静态存储器快 　

历史上 ＤＲＡＭ 产品已被视为全部半导体工业的技术引擎 ＤＲＡＭ 技术发展主要 是缩小存储单元芯片占有面积和减少单元之间的间隔 以最小的面积容纳最大数 量的存储单元 ＤＲＡＭ 产品随技术代的发展如表 ２－１ 所示 　

表 ２－１　半导体存储器 ＤＲＡＭ 产品代　

首批产品上市年份　 １９９９　 ２００１　 ２００３　 ２００６　 ２００９　 ２０１２　 相应年代 ｍ 　 ０．１８　 ０．１５　 ０．１３　 ０．１０　 ０．０７　 ０．０５　 样品引入 ｂｉｔ　 １Ｇ　 ２Ｇ　 ４Ｇ　 １６Ｇ　 ６４Ｇ　 ２５６Ｇ　 产品引入 ｂｉｔ　 ２５６Ｍ　 １Ｇ　 １Ｇ　 ４Ｇ　 １６Ｇ　 １６Ｇ　

３ 同步动态存储器SDRAM Synchronous DRAM

从技术角度上讲 同步动态存储器（ＳＤＲＡＭ）是在现有的标准动态存储器中加入 同步控制逻辑（一个状态机） 利用一个单一的系统时钟同步所有的地址数据和控 制信号 使用 ＳＤＲＡＭ 不但能提高系统表现 还能简化设计 提供高速的数据传输 在功能上 它类似常规的 ＤＲＡＭ 且也需时钟进行刷新 可以说 ＳＤＲＡＭ 是一种改 善了结构的增强型 ＤＲＡＭ 　

２ ． １ ． １ ． ４ 　 顺序存取存储器 Ｓ Ａ Ｍ （ ｓ ｅ ｑ ｕ ｅ ｎ ｔ ｉ ａ ｌ 　 ａ ｃ ｃ ｅ ｓ ｓ 　 ｍ ｅ ｍ ｏ ｒ ｙ ） 　

这类存储器是一种非随机存取的存储器 它的存取次序是受限制的 它们有 　

（１）先进先出存储器ＦＩＦ０（ｆｉｒｓｔ－ｉｎ　ｆｉｒｓｔ－ｏｕｔ） 　

（２）后进先出存储器ＬＩＦＯ（ｌａｓｔ－ｉｎ　ｌａｓｔ－ｏｕｔ） 　

（３）移位寄存器（ｓｈｉｆｔ　ｒｅｇｉｓｔｅｒ） 　

（４）按内容存取存储器（ｃｏｎｔｅｎｔｓ－ａｄｄｒｅｓｓａｂｌｅ　ｍｅｍｏｒｙ ＣＡＭ） 　

2.1.2 存储器的性能与指标

存储器的性能指标主要包括存储器容量 存储器操作速度 频带宽度 功耗 体积 组装密度 可靠性和信息的可保持性等

２ ． １ ． ２ ． １ 　 存储容量 Ｓ 　 　

存储容量是信息存储量大小的指标 容量越大 存放程序和数据的能力越强 容量的大小直接影响计算机的解题能力和效率 因此 大容量存储一直是计算机 追求的重要目标 　

存储容量的最小单位是位（ｂｉｔ） 比位稍大些的单位是位组 亦称字节（ｂｙｔｅ）

位组是由 ８ 位组成的位串 它是现代计算机存储器常用的容量单位 比字节更大 的单位是字 字一般具有功能上的含义 例如指令字 数据字 字的长短称为字 长 字的存储载体往往称作存储单元 或简称单元 　

存储器的读写操作通常以字或字节为基本的寻址单位 为了准确无误地选中 所需的字或字节 就需要为存储器的每个字或字节编号 这个编号称为地址 用 地址码查找存储信息的过程称为寻址 地址码的长度 ｎ 与存储容量 Ｓ 应有下式的 关系 　

S=2ⁿ 或 n=log2S 　　　　　　（２－１）　

例如 对于１０２４字 ３２位的存储器按字寻址的地址码长度ｎ＝１０位 按字节寻址的 地址码长度ｎ＝１２位 　

２ ． １ ． ２ ． ２ 　 访问时间 t

和访问周期 t

存储器操作的速度是另一重要技术指标 　

访问时间 亦称读出时间 是指存储器接到读操作命令至读出的信息出现在 存储器数据输出端上所需的时间 　

访问周期 亦称存取周期或存储周期 它是两次访问（读或写）的最小时间间 隔 例如它可以用连续的两次访问请求信号的最小间隔时间来计算 显然 tM>tA

这是因为任何物理器件 如发大器 驱动器 引线等 在动态操作后都需要一定 的恢复时间 ｔｒ 才能够恢复到初始状态 做好新操作的准备 显然 tM越小 存 储器的效率越高 　

这两个时间参数主要决定于存储介质的物理特性 对于半导体存储器而言主 要与存储芯片的记忆机理（静态 动态） 芯片工艺（双极型 ＭＯＳ 型）以及工艺水 平有关 存储器的时间参数还和存储容量有关 一般而言 容量越大 速度越慢 　

２ ． １ ． ２ ． ３ 　 存储器的频带宽度 Ｂ

存储器频带宽度 Ｂｍ（简称频宽或带宽）是指存储器被连续访问时数据的传输速 率 通常以每秒钟传送数据的位数来衡量 并有　

M

m t

B =W （位／秒）　　　　　　　（２－２）　

式中Ｗ是每次访问时存储器所能给出的总位数 譬如一个字长 也有可能多倍字 长 存储器数据总线的宽度 即位数ｗ 是限定频带宽度的直接因素 若w<W 则

M

m t

B = W 　

存储带宽是现代计算机的重要指标 它综合反映了存储系统的供数能力 为 了提高带宽 传统的作法是提高存储器本身的速度 即压缩访问周期ｔ_M 另外在 高性能计算机中往往采用多台存储器并行地为处理机提供数据 如并行交叉存取 存储器 这时存储系统的数据宽度 从而带宽Ｂ_m 将成倍增长 　

２ ． １ ． ２ ． ４ 　 功耗 体积和组装密度　 　

存储芯片和存储器的功耗一般用一位的平均功耗来衡量 若Ρ_∑只为存储芯片

的总功耗 ｓ为其总位数 则每位的平均功耗为 s ΡΣ

=

Ρ 　

功耗小 体积小是数字系统的天然要求 在处理机已成功地实现了小型化和 微型化的今天 存储器的小型化问题更加突出 为了压缩体积可采用高集成度的 存储芯片和增加组装密度 但是这将导致单位体积内功耗的增大 增加散热负担 为了缓解这些互相矛盾的要求 在满足速度要求的条件下应尽可能采用低功耗的 高集成度的存储芯片和逻辑器件 以降低体积和功耗 对于高速 高密度组装的 存储器则应强化散热措施 常用的散热方法有强制通风 管道式水冷或其他致冷 剂冷却 　

２ ． １ ． ２ ． ５ 　 可靠性　 　

可靠性是在给定的时间内存储器可正常运行的概率 在实践上可用平均稳定 运行时间来表征 设在给定的时间内存储器发生故障ｎ次 且第ｎ次排除故障后停 止运行 则总的稳定运行时间ＲＴ＝

∑

= n

i

rti 1

式中ｒｔ_i为第ｉ次的稳定运行时间 所以

平均稳定运行时间

∑

=

= ⁿ

i

rti

RT n

1

1 设第ｉ次排除故障时间 维修时间为ｍｔ_i 则总维

修时间ｍＴ＝

∑

= n

i

mti 1

平均维修时间

∑

=

= ⁿ

i

mti

mT n

1

1 由此可以得出存储器在任意时

间正常工作的概率 亦称可用性　

∑ ∑

∑

= =

=

+ + =

= _n

i

n

i i i

n

i i

mt rt

rt mT

RT A RT

1 1

1 　

影响存储器可靠性的因素是多方面的 如存储芯片和逻辑电路抗干扰能力的 强弱 外在和内在干扰源的大小 存储器的工程实现是否遵守严格而合理的工程 规范 系统设计中时间关系的搭配是否合理 高密度组装时散热措施是否合理有 效等 　

为了提高可靠性 除了电路要严格老化 筛选 测试 严格按工程规范进行 设计和施工 以及合理有效的散热措施外 容错技术是提高存储器可靠性的有效 手段 事实上各种存储器无不采用或多或少或强或弱的容错手段 所谓容错就是 在机器出现故障时（如读出的程序指令或数据有错）系统能够纠正错误从而能正 常运行 或者至少能够报告出错信息以便人工排除故障 　

２ ． １ ． ２ ． ６ 　 信息的可保持性　 　

信息的可保持性是指存储的信息能否长期保存而不遭致破坏 在半导体存储 器中引起信息破坏的原因有以下两条 　

１ 　电荷逸散　

在动态Ｍ０Ｓ存储器中信息以电荷形式存放于ＭＯＳ管栅极电容之中 电容上无存 储电荷表示 ０ 有定量的电荷表示 １ 由于泄漏电阻的存在 电容上的电 荷会逐渐逸散 从而破坏信息 为了保持信息的正确性 必须在电荷逸散之前重 新为栅极电容充电 以恢复到原来的电荷状态 这种为动态存储元件 栅极电 容重新充电的过程叫做刷新 刷新过程应根据一定的周期时间反复自动地进行 两次刷新的间隔时间应保证仍能正确鉴别所存储的信息 以防误刷 动态存储器 的刷新要求有刷新逻辑的支持 而且周期性的刷新将使存储器的有效带宽下降 　

２ 　断电遗失　

电源故障破坏存储信息又叫做挥发 从本质上讲半导体双稳态电路都是挥发

性的 而磁介质的磁化状态在断电后并不破坏 所以是非挥发性的 重新上电后 所存信息仍然有效 这就是磁表面存储器仍广泛应用的重要原因之一 　

２．２　存储器测试技术　

对ＶＬＳＩ数字电路或系统来说 测试问题主要是测试其功能 时序关系 逻辑 关系等 而存储器的测试同其他ＶＬＳＩ相比 具有特殊性 这是由存储器独具的性 能特点所决定的 存储器的测试中更为关注打扰 预充及译码等的测试 另外 由于在芯片上存储器常常是其中性能最高的部分之一 加上存储器内的结构非常 规正 因此 存储器测试成为监督制造工艺总体完整性的最佳手段 　

存储器件的测试按测试的项目和内容可以分为目的测试和性能测试两类 其 组成如下所示 　

2.2.1 目的测试

半导体存储器件从产品设计 研制定型 大量生产和用户使用等过程都要进 行测试 但其测试的侧重点是不相同的 通常分为下面三个主要测试阶段 　

２ ． ２ ． １ ． １ 　 工程估价测试　　　　　

工程估价测试的目的旨在选择作最终定型投产用的研制产品 在新产品设计 与研制的最初阶段 生产厂家必需用详尽的测试方法对所研制的器件进行全面的 测试 对其性能的每一个方面采取分析的形式进行评估 以便及时发现问题 修 改设计和工艺条件 从而改善产品的性能和提高成品率 进行定型投产 因此 在研制阶段测试显得非常重要 在这一阶段可采用多种测试方法和使用相当长的 测试程序 并且允许测试工作者在任何时候插入任何测试图形 因此 需要使用 高精确度的多功能存储器测试系统 　

２ ． ２ ． １ ． ２ 　 生产线测试　　　　　

生产线测试是指新产品定型投产后 在生产线上对产品进行某些项目的测量 和检验 其任务是保证出厂产品的质量和符合产品的技术性能指标 在半导体存 储器件生产线上的测试是在几种不同生产工序上进行的 　

　成品封装前测试 　主要指圆片探针台测试 亦称管芯测试 其任务是鉴 别合格和不合格的管芯 然后对可能合格管芯进行适当的测试 测试的内容包括 部分功能测试和某些重要的直流参数测试 不合格的管芯做上标记 在划片后将 其剔除 　

　封装后测试 亦称初测 其测试范围要比管芯测试更为广泛 通常包括 直流参数测试 功能测试和动态参数测试 功能测试的时间取决于器件的容量和 所采用的测试程序 主要用于老化前的测试 一般是在最坏条件下验证电参数和 时间参数 　

　老化后测试筛选 　在存储器件老化过程中 采用 读／修改写 方式检 查存储器电路的功能 老化后测试是在最坏电压条件下进行广泛参数测试 包括 直流参数测试 功能测试 动态参数测试 温度筛选以及速度分类等 　

　性能可靠性保证测试 Ｑ．Ｒ．Ａ） 　为了确保半导体器件在长期使用中能承 受器件装运 贮存过程中的环境条件 以及在使用中性能稳定可靠 在产品研制 定型和生产各特定阶段 需要抽取一定数量样品进行性能可靠性保证测试 即环 境试验 随意抽取试验样品 按环境试验的技术规范进行 试验的项目如寿命试 验 温度循环 湿度循环 高温存贮 蒸汽试验 机械冲击 振动试验以及产品 包装监视等 经过环境试验的样品再对其各种技术性能进行测试 检查承受能力 　

２ ． ２ ． １ ． ３ 　 用户测试　

考虑到生产厂家在器件测试过程中可能出现的差错 以及器件在装运 贮存 过程中可能引起的缺陷或失效等因素 所以用户对购买的器件应进行测试 用户 测试是在三个层次上进行的 这三个层次是存储器件的验收检测 板级测试和存 储系统测试 　

2.2.2　 性能测试　

在集成电路研制 生产和工程应用中 性能测试的目的是为了确定该器件是 否满足其技术性能指标 为此目的 需要确定必须进行的测试项目 然后尽可能 有效和经济地进行测试 　

２ ． ２ ． ２ ． １ 　 　 直流测试　

直流测试亦称静态参数测试 它的内容简而言之就是测量存储器件的输入与 输出管脚的电压和电流 这种测试只能检验器件的输入口和输出口的电特性 依 据这些测试结果仅能知道所表征的电路整体性能 而不能直接检测出内部元件是 否好坏 也不能检测出存储器件的功能及内部电路的性能 有时器件的外电路特 性虽好 而内部电路 比如译码电路或部分存储单元失效也是经常出现的 所以 直流测试对存储器件说来是很不充分的 但是器件的直流参数常常与器件的可靠 性有密切关系 因此直流特性测试仍然是必要的 是一种有效的测试方法 静态 参数测试和功能测试是两项相辅相成的测试项目 而又不能相互替代 　

２ ． ２ ． ２ ． ２ 　 　 功能测试　

功能测试就是检查存储器件应有的功能是否具备 具体地讲 就是检测存储 器件的读出 写入和保持信息的功能 这种测试是在改变寻址顺序与数据图案的 基础上进行的 检测所有存储单元能否正确地读出 写入数据和保持信息 以及 检查地址译码器等外围电路能否正常工作等 　

最常用的功能检验方法有组成装置法 与 标准＂比较法 算法生成图形法 存储响应法 与代码标准比较法和功能学习法等 这些方法不同点在于用来产生 输入信号和标准输出信号的方法不同 　

２ ． ２ ． ２ ． ３ 　 　 动态参数测试　

动态参数测试是检查时间参数及数据图形变化引起存储器件失效的现象 所 谓动态功能测试 就是采用存储器件在系统中可能的最高速率的实际运行时间序 列 进行功能测试 这样就把功能测试与动态参数测试结合起来了 在动态功能

测试条件下 测得各项动态参数 　

２．３　存储器件测试的故障模式　

在规定每何种测试方法之前 必须对存储器件的物理结构及其可能的失效机 理有详细分析和充分了解 在此基础上能够确定器件的故障模式 以及故障的可 测试性 功能测试是在改变寻址顺序与数据图案的基础上进行的 能够检测的内 容一般包括 　

存储单元的读出 写入数据功能 　 寻址系统必须正确选择每个存储单元 　 存储单元相互间不引起干扰 　

芯片控制电路必须正确的工作 　

数据保持 尤其动态ＲＡＭ必须在规定期间内不能丢失数据 　

从分析存储芯片的物理结构 以及对存储芯片性能测试工作中 得出半导体 存储器件的失效方式可分为两种失效 一种是硬失效即致命失效 另一种是软失 效 它是有条件的和随机性的失效 　

2.3.1 硬失效

存储器件的硬失效是指器件在制造流程中存在的永久性物理缺欠或使用过 程中 烧坏 如电路中短路 开路等构成器件 坏死 性故障 造成永久性失 效 下面对存储芯片各部分电路的故障模式进行初步分析 　

２ ． ３ ． １ ． １ 　 存储单元的故障模式　

存储单元故障的表现形式有以下三种 　

一个或多个存储单元卡死在 １ 状态或者 ０ 状态 　

一个或多个存储单元不能实现由０ １ ０ 或者由１ Ｏ １的转换 这种情况 可以看作卡死在 １ 或 ０ 状态 　

一个存储单元或者多个存储单元由０ １的转变 或者由１ ０的转变 必然引 起相关的存储单元信息发生相应的变化 　

２ ． ３ ． １ ． ２ 　 译码器的故障　

在多种存储器中都有行地址译码器和列地址译码器电路 测试对策是产生一 个图形 该图形能够识别每一个存储单元的位置 确定每一个地址能够并且只能 访问一个存储单元位置 反之 一个存储单元位置只对应一个地址 如果地址译 码器失效 将会导致一些存储单元无法存取 而另一些存储单元具有一个以上的 地址 或者几个存储单元具有同一地址 　

具有ｍ个输出端的二进制地址译码器可能有以下几种故障模式 　

无 选 址

输出 　

多地址选址

选址的非单值性

无 选 址 的 单 值 性

２ ． ３ ． １ ． ３ 　 读放电路和输入输出电路故障　

读出放大器是单管动态ＲＡＭ的关键 它提供了在高速率工作下 能够检测出 与单管单元设计有关的较低的逻辑信号电平 为此 通常采用的方法是将位线对 半分开 在位线中间加入一个平衡触发器式的高灵敏度的读出放大器 读出放大 器的故障表现为失去双稳态功能 一侧卡死在 ０ 状态 或者 １ 状态 两侧 浮空都为高电平 或者两侧都为低电平 因此 读出放大器的故障能够以存储单 元的故障形式表现出来 即看成是一列或半列存储单元卡死在 １ 状态或 ０ 状态 　

输入输出电路和控制电路等的故障皆可看成若干个存储单元或者全部存储 单元卡死在 １ 或 ０ 状态 　

输出级三态故障不能用存储单元卡死在 １ 或 ０ 状态来表现 因此 单 块存储芯片功能测试检测不出来输出级三态故障 如果存储器件没有高阻态 就 不能用于存储器的扩展 　

通过前面对存储芯片各部分电路的故障分析 将以上故障类型归纳为任意一 对存储单元ｉ和ｊ间的关系 第一种故障模式是一个或多个存储单元卡死在 １

或 ０ 状态时 存储单元ｉ或者ｊ不能实现由０ １或由１ ０的转换 第二种故障 模式是一个或多个存储单由０ １或由１ ０的转换 引起相关存储单元信息发生相 应的变化 当存储单元ｊ存 ０ 存储单元ｉ从０ １时 则存储单元ｊ的内容也随 之变为１ 当将存储单元ｊ存 １ 存储单元ｉ从１ ０转换时 存储单元ｊ也随之 变为０状态 这样 通过不断地改变存储单看ｉ和ｊ的写入内容 并读出进行鉴别 就能够检测出存储芯片的故障 存储器件的功能测试就是依据这种原理进行测试 的 　

2.3.2 软失效

软失效主要是指动态ＲＡＭ（对于某些高阻负载的静态ＲＡＭ也要考虑）存储单元 中的信息会随机地发生差错 这种差错一经纠正后 原存储单元仍能正常工作 存储单元出现故障失效后又能恢复正常工作的现象 称为存储器件的软失效 软 失效的特点是随机性和非重复性 产生软失效的原因 除了电压脉冲容性耦合到 电路内部浮置的总线上引起的软失效外 主要是存储单元在设计上容限过小 以 及周围电路的干扰 温度变化 时序等造成的图形灵敏性 以及器件内部少数放 射性 粒子引起ＤＲＡＭ的信息位故障等造成非重复性软失效 　

２ ． ３ ． ２ ． １ 　 图形灵敏性失效　

图形灵敏度分成两大类 即所谓致命失效和软性失效 致命失效灵敏度是指 在存储器的具体位置上数据的实际变化 而软性失效是由于时序或数据图形不同 而引起的工作特性的变化 　

图形灵敏度是所有存储器的设计与测试的一个典型问题 对半导体存储器尤 其重要 设汁工程师需要了解以往有过的图形灵敏度 在设计每一种新的半导体 存储器时 都要尽力消除以往的存储器所存在的由于电压脉冲容性地耦合到电路 内部浮置的总线上引起的图形灵敏度 　

打扰灵敏度是由于两个相邻单元之间有一个杂散电容 那么对一个存储单元 写入信息就可能扰动相邻单元的内容 打扰失效的灵敏度取决于三项因素 驱动 源波前沿的陡度 杂散电容的大小和被打扰单元中负载器件的阻抗 每一个存储 单元具有八个相邻单元 由于存储单元的几何图形与拐角处的单元的耦合是极弱

的 因此仅需测试与被打扰单元具有公共边缘的四个正交存储单元的耦合 产生 了正交打扰测试 对打扰灵敏度的一种极有效的测试方法是前进后退测试法 　

读出放大器灵敏度是指读出放大器在连续读出一长列的相同逻辑数据１ 或 ０ 之后 紧接着读出一次相反逻辑数据０（或１）时 存储器能否正确地读出信息 　

２ ． ３ ． ２ ． ２ 　 粒子效应　

粒子造成的软失效（Ｓｏｆｔ　Ｅｒｒｏｒ　Ｒａｔｅ或简称为Ｓ．Ｅ．Ｒ．） 是由于封装材料 和芯片表面材料中含有微量铀和钍等放射性元素 这些少量放射性杂质衰变产生 发射 粒子源 具有高能的 粒子打入ＳｉＯ₂中 一般穿透深度在２０ ７０ìm范围内

粒子是荷电粒子 射入硅中将和硅原子作用 失去能量产生大量的电子 空 穴对 这些过剩感应载流子通过漂移和扩散将被器件有源区或缺乏少数载流子的 空穴电位阱区所收集 　

对ＶＬＳＩ动态存储器而言 随着存储单元面积的缩小 势必导致存储电容量的 减小 Ｃｓ的减小 一方面因Ｃｓ／Ｃ_B（Ｃ_B为位线上总电容）比值下降 使灵敏读出放大 器的设计增加困难 同时因为存储的绝对电荷量减少 而且由于 粒子引起的漏 电流 使存储单元的电荷量Ｑｓ也下降 当Ｑｓ降到某一临界值 存储的信息 １ 就遭到破坏 这种现象称之为 软失效 其特点是由 粒子所引起的故障一般为 随机出现的单信息位错 即某存储单元本周期出现故障时 在该故障消除后 一 般下一周期不再出现 因而 软失效的出现完全是随机的 　

２．４　本章小结　

随着半导体存储器的制造技术的飞快进步 相继研究出许多种测试方法 本 章主要对通用存储器的分类 性能 指标以及存储器的测试技术进行了阐述 对 常用的测试方法进行了详细说明和比较 　

在实际测试时 采用何种测试方法进行功能测试 要取决于存储器的种类和 性能 测试技术人员应针对不同存储器的性能和指标 采用最有效和最节省测试 时间的测试方法 编制不同的测试程序和生成测试向量 节约存储器的测试成本 　

第三章 DDR 存储器测试方法

DDR 又称双倍速率 SDRAM Dual Date Rate SDRSM DDR SDRAM 是一 种高速 ＣＭＯＳ 动态随即访问的内存 美国 ＪＥＤＥＣ 的固态技术协会于 ２０００ 年 ６ 月 公布了双数据速率同步动态存储器（ＤＤＲ　ＳＤＲＡＭ）规范 ＪＥＳＤ７９ 由于它在时钟触发 沿的上 下沿都能进行数据传输 所以即使在 133MHz 的总线频率下的带宽也能 达到 2.128GB/s DDR 不支持 3.3V 电压的 LVTTL 而是支持 2.5V 的 SSTL2 标 准 它仍然可以沿用现有 SDRAM 的生产体系 制造成本比 SDRAM 略高一些 但远小于 Rambus 的价格 DDR 存储器代表着未来能与 Rambus 相抗衡的内存发 展的一个方向 　

我们在实际测试中使用容量为５１２Ｍｂ的MT46V32M16 DDR存储器 本章将详 细介绍512Mb DDR存储器的结构和性能

３．１ MT46V32M16 DDR 存储器

MT46V32M16 是一种高速 ＣＭＯＳ 动态随即访问的 ５１２Ｍｂ　ＤＤＲ　ＳＤＲＡＭ 具有 ５３６８７０９１２ 位 内部有 13 个行地址 10 个列地址 行列地址复用

图3-1 DDR存储器结构框图 32 Meg x 16

图 ３－１ 为 MT46V32M16 存储器的结构框图 其特性如下 　 　　具有 ５３６８７０９１２ 位 内部采用 ４ｂａｎｋ 结构 　

VDD = +2.5V ±0.2V VDDQ = +2.5V ±0.2V

　　使用双倍数据速率 ＤＤＲ 结构以到达高速的运算 双倍数据速率结构是 一种 ２ｎ－预读取结构 其接口被设计为在 Ｉ／Ｏ 通道上每个时钟周期可以传 输 ２ 个数据字 ５１２Ｍｂ　ＤＤＲ　ＳＤＲＡＭ 上单个的读或写操作中 包含 １ 个内部 ＤＲＡＭ 核心中的单个的 ２ｎ－位宽 单时钟周期的数据传输 和 ２ 个在 Ｉ／Ｏ 通道处的 ｎ 位宽度 半时钟周期的数据传输 　

　　双向数据选通 ＤＱＳ 在外部传输 和数据一起用于接收端的数据捕捉 ＤＱＳ 选通在 ＲＥＡＤｓ 中由 ＤＤＲ　ＳＤＲＡＭ 传输 在 ＷＲＩＴＥｓ 中由内存控制器传输 ＤＱＳ 与 ＲＥＡＤｓ 数据边沿对齐 与 ＷＲＩＴＥｓ 数据中心对齐 Ｘ１６ 提供包括两 个数据选通 一个用于低级字节 一个用于高级字节 　

　　以差分时钟进行运算 ＣＫ 和 ＣＫ＃ ＣＫ 变 ＨＩＧＨ 和 ＣＫ＃变 ＬＯＷ 的边沿将被 作为 ＣＫ 的正边沿 命令 地址和控制信号 将寄存在 ＣＫ 的每个正边沿 输入数据寄存在 ＤＱＳ 的两个边沿 而输出数据将被 ＤＱＳ 的两个边沿访问 对于 ＣＫ 的两个边沿也一样 　

　　对 ＤＤＲ　ＳＤＲＡＭ 的读和写访问都是面向突发方式的 访问从选定地点开始 以可编程的顺序遍历可编程数量的地址 访问以一个 ＡＣＴＩＶＥ 命令从寄存 开始 然后是 ＲＥＡＤ 或 ＷＲＩＴＥ 命令 与 ＡＣＴＩＶＥ 命令一致的寄存地址位用 于选择将要访问的体和行 与 ＲＥＡＤ 或 ＷＲＩＴＥ 命令一致的寄存地址位用于 为突发访问选择体和开始列地址 　

　　ＤＤＲ　ＳＤＲＡＭ 提供可编制的 ＲＥＡＤ 或 ＷＲＩＴＥ 突发长度 包括 ２ ４ 或 ８ 个地 址 开启自动预充电功能 可以在突发访问结束时启动自定时的预充电 对于标准的 ＳＤＲ　ＳＤＲＡＭ ＤＤＲ　ＳＤＲＡＭ 的流水线多库结构允许并发操作 这 样就能隐藏行的预充电和启动时间 提供高效的带宽 　

　　支持自动刷新模式和节电断电模式 所有输入符合 ＪＥＤＥＣ 对于 ＳＳＴＬ＿２ 的 标准 所有全驱动功能输出符合 ＳＳＴＬ＿２ 的 ＩＩ 级标准 　

３．２　基于板级的 ＤＤＲ 存储器测试　

DDR SDRAM 存储器以其高速大容量赢得了众多用户的青睐 但它对的设计 与使用却并非易事 首先该种芯片采用 SSTL CLASS 接口电平 对这些接口驱动 的设计不同于传统的 TTL 或 CMOS 电平 其端接匹配电阻的设计也需要进行测 试与试验 其次 该种芯片利用 DQS 数据选通信号与 DQs 数据信号并行传送 DQS 信号作为 DDR SDRAM 和该器件的控制器中 DQs 的参考信号 达到高速传 送数据的目的 避免采用时钟信号作为同步信号时 存储器的时钟信号与控制器 的时钟信号的扭斜导致数据传送的失效 但采用这种方式 DQs 作为双向信号 其 性能与对其控制的设计需要验证与试验 再次 该类存储器工作速率比较高 数 据速率可以高达 400MHz 要达到如此高的工作速率 对设计提出了很高的要求

基于上述情况 有必要研制专用的 DDR 存储器测试板 对其性能和使用设 计要求进行测试和试验

基于板级的 DDR 测试方案 主要面向的是设计使用 对 DDR 接口驱动 控 制信号 高速工作等部分进行试验和测试 测试的是器件的实际使用性能

3.2.1　 Ｄ Ｄ Ｒ 　 Ｓ Ｄ Ｒ Ａ Ｍ 测试板

制作 ＤＤＲ 测试板的目的是通过搭建专用的 ＤＤＲ 存储器试验板 解决存储器的 选型和性能测试问题 通过该种测试版 可以实现测量 ＤＤＲ 存储器的 ＤＱＳ 与 ＤＱ 间的相位关系 测量访问延迟时间等 这种测试方法可借助信号发生器 高性能 示波器 逻辑分析仪等精密仪器来验证测试结果的正确性 　

图 ３－２ 为 DDR SDRAM 测试版的逻辑框图 图中给出了主要逻辑关系和相关 器件 其中 ＦＰＧＡ 芯片为控制芯片 产生控制信号 控制 １０ 片存储器芯片 两片 时钟缓冲器用于驱动存储器的地址控制信号 两片零延时缓冲器接收外部产生的 ２００ＭＨｚ 时钟 驱动时缓冲器和存储器 为它们提供时钟 　

利用 ＦＰＧＡ 本身的性质 自己实现产生若干个满足 ＨＳＴＬ 和 ＳＳＴＬ２ 接口标准的 信号 用于模拟 ＨＳＴＬ 一推四驱动和 ＳＳＴＬ 一推一拓扑结构电气性能 该测试板可 实现对 ＤＤＲ　ＤＲＡＭ 的性能测试 如测量 ＤＱＳ 与 ＤＱ 间的相位关系和测量访问延迟时 间等　

FPGA 的内部逻辑结构图 如图 3-3 所示

图 3-2 存储器测试试验板逻辑结构图

图 3-3 FPGA 内部逻辑结构

FPGA 内部主要的逻辑模块及接口包括 时钟分配模块 CLK_DCM DDR SDRAM 存储器控制器 DDR_CONT DDR SDRAM 激励产生模块 DDR_STI 结 果 回 收 模 块 (DDR_RCV) HSTL 自 反 馈 测 试 接 口 控 制 器 (HSTL_SEND HSTL_RCV) SSTL 自反馈测试接口控制器(SSTL_FEEDBACK) FPGA 编程配 置接口 JTAG 及并行编程电缆接口 以及微机调试接口 PC_DEBUG 下面将 详细介绍这些模块和接口

1 　时钟分配模块 CLK_DCM

由外部输入的 100M 时钟产生内部 200M 时钟及 DDR SDRAM 的时钟

要求时钟有内部反馈 内部网络的时钟反馈 及外部反馈 ＤＤＲ　ＳＤＲＡＭ 的时 钟反馈 控制 　

2 　DDR SDRAM 控制器(DDR_CONT)

接收激励产生模块(DDR_STI)的操作命令 产生 DDR SDRAM 的接口信号

图 3-4 时钟分配模块

图 3-5 DDR SDRAM 控制器模块

控制 DDR SDRAM 的输出信号如下

Ø 数据总线 80 位 SSTL2-CLASS2 接口 每根数据线与 2 片存储器相连 为 1 推 2 的拓扑结构

Ø 地址/控制线 2 组 26 位 驱动 4 片 13 位的 1 2 Register Ø 时钟线 驱动 2 片 ZDB 零延时缓冲器

ＤＤＲ＿ＤＱ（７９ ０） 　存储器数据信号　

ＤＤＲ＿ＬＤＱＳ（９ ０） 存储器数据低 ８ 位选通信号　 ＤＤＲ＿ＵＤＱＳ（９ ０） 存储器数据高 ８ 位选通信号　

ＤＤＲ＿ＬＤＭ（９ ０） 　存储器数据低 ８ 位输入数据屏蔽信号　 ＤＤＲ＿ＵＤＭ（９ ０） 　存储器数据高 ８ 位输入数据屏蔽信号　 ＤＤＲ＿ＡＤＤＲ＿Ａ（１３ ０） ＤＤＲ＿ＡＤＤＲ＿Ｂ（１３ ０） 　存储器地址信号　 ＤＤＲ＿ＢＡ＿Ａ（１ ０） ＤＤＲ＿ＢＡ＿Ｂ（１ ０） 　存储器列地址信号　 ＤＤＲ＿ＣＳ＿ＡＮ ＤＤＲ＿ＣＳ＿ＢＮ 存储器片选信号　

ＤＤＲ＿ＲＡＳ＿ＡＮ ＤＤＲ＿ＲＡＳ＿ＢＮ 存储器行地址有效信号　 ＤＤＲ＿ＣＡＳ＿ＡＮ ＤＤＲ＿ＣＡＳ＿ＢＮ 存储器列地址有效信号　 ＤＤＲ＿ＷＥ＿ＡＮ ＤＤＲ＿ＷＥ＿ＢＮ 存储器写信号　

ＤＤＲ＿ＣＬＫ ＤＤＲ＿ＣＬＫ＿Ｎ 存储器差分时钟信号　 ＤＤＲ＿ＣＫＥ＿Ａ ＤＤＲ＿ＣＫＥ＿Ｂ 存储器时钟使能信号

３ 　DDR SDRAM　 激励产生模块 结果回收模块　 A 激励产生模块(DDR_STI)

通过维护口将测试的命令码写入双端口的 RAM 中 启动测试时通过状态机 控制 从 RAM 中读出 输出给 DDR_CONT 模块

　　　 图 3-6 DDR SDRAM 激励产生模块

B 结果回收模块(DDR_RCV)

从 DDR SDRAM 读回的数据写入双端口的 RAM 中 比较时通过维护口从 RAM 中读出 在微机上进行比较

4 　SSTL 自反馈测试接口

SSTL 信号的产生及接收均为同一 FPGA

Ｓ２００ＭＤＤＲ＿ＴＤ（７ ０） 　ＳＳＴＬ　２００Ｍ 双边沿传的数据输出信号 可由内部 ２００Ｍ 时钟输出或为 ＬＦＳＲ 随机产生的 ２００Ｍ 的双边沿数据 为 １ 推 １ 的信号 　　

Ｓ２００Ｍ＿ＴＣＬＫ（３ ０） Ｓ２００Ｍ＿ＴＣＬＫ＿Ｎ（３ ０） 　ＳＳＴＬ　２００Ｍ 的时钟输出信号 为 ４ 对差分信号 为 １ 推 １ 的信号 　　

Ｓ２００ＭＤＤＲ＿ＲＤ（７ ０） 　ＳＳＴＬ　２００Ｍ 双边沿传的数据输入信号 可由内部 ２００Ｍ 时钟输出或为随机产生的 ２００Ｍ 的双边沿数据 为 １ 推 １ 的信号 　　

Ｓ２００Ｍ＿ＲＣＬＫ（３ ０） Ｓ２００Ｍ＿ＲＣＬＫ＿Ｎ（３ ０） 　ＳＳＴＬ　２００Ｍ 的时钟输入信号 为 ４ 对差分信号 为 １ 推 １ 的信号 　

5 　HSTL 测试接口

图 3-7 DDR SDRAM 结果回收模块

图 3-8 DDR SDRAM 自反馈测试接口

HSTL 信号的产生及接收均为同一 FPGA

Ａ 发送模块 ｈ ｓ ｔ ｌ ＿ ｓ ｅ ｎ ｄ 　

Ｈ２００ＭＳＤＲ＿ＴＤ（２ ０） 　ＨＳＴＬ　２００Ｍ 单边沿传的数据输出信号 由 ＬＦＳＲ 模块 产生的随机数据 作为 １ 推 ４ 的驱动信号 　

Ｈ１００Ｍ＿ＴＣＬＫ（２ ０） 　　ＨＳＴＬ　２００Ｍ 单边沿传的数据输出信号 可由内部 １００Ｍ 时钟输出驱动 为 １ 推 ４ 的驱动信号 　

Ｈ２００ＭＤＤＲ＿ＴＤ（７ ０） 　ＨＳＴＬ　２００Ｍ 双边沿传的数据输出信号 可由内部 ２００Ｍ 时钟输出或为随机产生的 ２００Ｍ 的双边沿数据 为 １ 推 １ 的信号 　　

Ｈ２００Ｍ＿ＴＣＬＫ（３ ０） Ｈ２００Ｍ＿ＴＣＬＫ＿Ｎ（３ ０） 　ＨＳＴＬ　２００Ｍ 的时钟输出信号 为 ４ 对差分信号 为 １ 推 １ 的信号 　

B 接收模块 hstl_rcv

Ｈ２００ＭＳＤＲ＿ＲＤ（１１ ０） 　ＨＳＴＬ　２００Ｍ 单边沿传的数据输入信号 　 Ｈ１００Ｍ＿ＲＣＬＫ（１１ ０） 　　ＨＳＴＬ　２００Ｍ 单边沿传的数据输入信号 　 Ｈ２００ＭＤＤＲ＿ＲＤ（７ ０） 　ＨＳＴＬ　２００Ｍ 双边沿传的数据输入信号 　　

Ｈ２００Ｍ＿ＲＣＬＫ（３ ０） Ｈ２００Ｍ＿ＲＣＬＫ＿Ｎ（３ ０） 　ＨＳＴＬ　２００Ｍ 的时钟输入信号 为 ４ 对差分信号 　

6 　FPGA 编程配置接口

用作 FPGA 的逻辑配置 通过 PROM 或者电缆配置 FPGA 的逻辑

A JTAG 编程接口

图 3-9 HSTL 测试接口 激励产生模块和接收模块

B 并行编程电缆接口

７ 　调 试 接 口

PC_DEBUG

ＰＣＤＢ（１５ ０） 数据信号　 ＰＣＣＳ＿Ｎ（８ ０） 片选信号　 ＰＣＷ＿Ｎ 微机写信号　 ＰＣＲ＿Ｎ 微机读信号　

ＰＣＢＵＳＯＥ＿Ｎ 微机总线方向控制信号　

图 3-10 FPGA 编程配置接口

图 3-11 DDR SDRAM 并行编程电缆接

图 3-12 DDR SDRAM 调试接口