國立臺灣大學電機資訊學院電子工程學研究所 碩士論文
Graduate Institute of Electronics Engineering College of Electrical Engineering and Computer Science
National Taiwan University Master Thesis
常關式氮化鎵/氮化鋁鎵金氧半高電子遷移率電晶體之製作與 介面缺陷分析
Fabrication of Normally-off AlGaN/GaN MOSHEMTs and Analysis of Interface Traps
蔡宗翰 Tzung-Han Tsai
指導教授：吳肇欣 博士 Advisor: Chao-Hsin Wu, Ph.D.
中華民國 105 年 7 月
July, 2016
II
誌謝
能夠順利地完成這篇論文，第一個要感謝的就是我的指導教授，吳肇欣博士，
在兩年的碩士生活中，我從老師身上學到的不僅僅是專業知識，老師同時也教導 了我們做事的方法，以及做人處事的道理，並時常砥礪我們要努力追尋自己的夢 想，實在是受益良多，另外，也要感謝口試委員林浩雄教授、黃建璋教授以及吳 育任教授在百忙之中參與我們的口試，口試中提醒了論問內容的一些缺失以及問 題，並耐心地給予建議，使我的論文能夠以更完整的狀態呈現。
再來要感謝實驗室的學長們，最感謝的是立成學長，總是扮演著實驗室的大 支柱，實驗上遇到問題都很耐心地跟我討論。再來就是承翰學長，在製程方面或 進行量測時常常給予我很好的建議。雲聲學長在我實驗最後衝刺的階段也幫了我 很多忙。最後是負責帶我做實驗的新逸學長，總是不厭其煩地教導我做實驗的方 法，也常常陪我打球解悶。
一起為論文打拼的家銘、懷碩、尚封、棋翔、勇霖和楊旻，吃飯一起，出去 玩一起，因為有你們的陪伴，才能熬過碩二這一年的艱辛，最要感謝的是楊旻，
在我進行計畫時幫了我很多忙，陪我度過許多製程的夜晚，希望畢業後大家還能 常連絡。
感謝學弟益宏在進行製程時幫了我很多的小忙，常常要跟著我在很奇怪的時 間做實驗，甚至沒車回家，相信你能扛起整個 GaN 組。感謝承家、洵銘、浩育、
言謙、芸瑄替實驗室帶來了不一樣的氣氛，希望你們能延續 IOED 優良的傳統，
繼續發光發熱。
另外，要感謝楊老師實驗室的群涵學長，借了許多儀器給我使用，並耐心地 教我操作方法。再來是黃老師實驗室的昕逸同學以及俊勳學弟，在量測方面幫了 我許多忙，也常常和我一起討論製程，沒有你們，我的論文不可能順利完成。
最後，要感謝我的爸媽跟我妹，總是擔心我熬夜吃不好，每次回家都是一桌 好料等我，希望以後的日子也都能有你們的陪伴。
摘要
在這篇論文中我們進行了常關式氮化鋁鎵/氮化鎵高電子遷移率電晶體的製 作，首先分別探討氟離子處理與閘極掘入製程對元件臨限電壓的偏移的影響，之 後則結合氟離子處理與閘極掘入製程進行元件的製作，並利用熱退火處理的方式 進行乾蝕刻後的表面修復，製作出來的元件臨限電壓約有2 V 的正向偏移。
為了抑制閘極漏電流並使元件可以操作在更高的閘極偏壓下，我們利用氧化 鋁做為閘極介電質，成功使閘極電流下降約104數量級，但由於離子轟擊造成的 介面缺陷，閘極對通道的控制能力下降，臨限電壓大量的往負向偏移，為了降低 介面缺陷，我們利用KOH 稀釋溶液進行表面修復，並針對閘極掘入式金氧半高 電子遷移率電晶體做探討。
為了製作出常關式元件，我們將氮化鋁鎵障壁層完全移除，並利用極低的蝕 刻速率精準地控制蝕刻深度，製作出來特性最好的元件臨限電壓約為1 V，最大 飽和電流密度約為285 mA/mm，同時我們利用電容-電壓及脈衝電流-電壓量測方 法進行介面缺陷的分析，並比較二維電子氣通道和反轉層通道元件的差異。
關鍵字：常關式、高電子遷移率電晶體、臨限電壓、介面缺陷、反轉層通道
IV
Abstract
In this thesis, we focus on the fabrication of normally-off AlGaN/GaN high electron mobility transistor (HEMT). First of all, we discuss the effect of fluoride-based plasma treatment and gate recess process on the shift of threshold voltages of the device. Then, the device is fabricated with the combination of fluoride-based plasma treatment and recess-gate structure. A thermal annealing process is used to repair the surface after dry etch. The device shows positively threshold voltage shift of 2 V.
To reduce the gate leakage current and ensure that the device can be biased at higher gate voltage, Al2O3 is used as gate dielectric and the gate current is decreased about four order of magnitudes. Interface trap emerges after ion bombardment, which reduces the gate-control-ability and makes threshold voltage shift toward negative seriously. In order to reduce interface traps, KOH diluent is used to passivate the surface and we focus on the fabrication of gate recess MOSHEMT.
To fabricate normally-off devices, AlGaN barrier is fully removed with very low etching rate that can precisely control the recess depth. Device with high performance shows threshold voltage of 1V and maximum drain current of 285 mA/mm. The C-V and pulse I-V measurement are used to analyze interface traps. And we compare the difference between two-dimensional electron gas (2DEG) channel devices and inversion channel devices.
Key words: Normally-off, HEMT, threshold voltages, interface traps, inversion channel
目錄
誌謝
... II
摘要
... III
Abstract ... IV
目錄... V
圖目錄... VIII
表目錄...XII
第
1 章 緒論... 1
1.1 背景介紹 ... 1
1.2 氮化鎵材料特性介紹 ... 3
1.3 研究動機與論文概述 ... 7
第
2 章 氮化鋁鎵/氮化鎵高電子遷移率電晶體之製程開發與不同製程
下之特性探討 ... 122.1 光罩線寬與結構設計 ... 12
2.2 閘極堀入式與氟離子處理之高電子遷移率電晶體製作 ... 14
2.2.1 電晶體磊晶結構與製程條件變化的介紹 ... 14
2.2.2 電晶體製作流程 ... 17
2.2.3 電晶體直流特性分析與討論 ... 23
2.3 結合閘極掘入製程與氟離子處理製作之高電子遷移率電晶體 ... 29
VI
2.3.1 電晶體磊晶結構與製程條件變化的介紹 ... 29
2.3.2 電晶體製作流程 ... 32
2.3.3 電晶體直流特性分析與討論 ... 37
第
3 章 氮化鋁鎵/氮化鎵金氧半高電子遷移率電晶體之製程開發與不
同製程下之特性探討 ... 433.1 結合閘極堀入製程與氟離子處理之金氧半高電子遷移率電晶體製 作 ... 43
3.1.1 電晶體磊晶結構與製程條件變化的介紹 ... 43
3.1.2 電晶體製作流程 ... 47
3.1.3 電晶體直流特性分析與討論 ... 51
3.2 閘極掘入式金氧半高電子遷移率電晶體製作與閘極區域溼蝕刻式 表面修復 ... 61
3.2.1 電晶體製程條件變化與製作流程 ... 61
3.2.2 電晶體直流特性分析 ... 66
第
4 章 常關式反轉層通道閘極掘入式氮化鋁鎵/氮化 鎵金氧半高電
子遷移率電晶體之製作與介面缺陷分析 ... 734.1 反轉層通道氮化鋁鎵/氮化鎵金氧半高電子遷移率電晶體之製作 .. 73
4.1.1 電晶體製程條件變化與製作流程 ... 73
4.1.2 電晶體直流特性分析 ... 78
4.2 反轉層通道氮化鋁鎵/氮化鎵金氧半高電子遷移率電晶體之介面缺 陷分析 ... 83 4.2.1 電晶體氧化鋁/氮化鋁鎵介面缺陷捕捉/釋放電子造成之臨限電壓偏移83 4.2.2 利用變頻電容-電壓量測與脈衝電流-電壓量測方法分析介面缺陷 ... 89 第
5 章 結論與未來展望 ... 98
參考文獻 ...100VIII
圖目錄
圖 1.1 2013 年到 2023 年氮化鎵功率元件市場產值分析[2] ... 2
圖 1.2 氮化鎵與其他材料特性比較[6] ... 5
圖 1.3 室溫下半導體的晶格常數與能隙圖[7] ... 5
圖 1.4 鎵原子面與氮原子面氮化鎵自發極化方向示意圖[8] ... 6
圖 1.5 鎵原子面與氮原子面受到伸張與壓縮時壓電極化方向示意圖[9] ... 6
圖 1.6 2011 年到 2014 年間 IEDM 三五族半導體材料會議文章篇幅增長比較圖 ... 9
圖 1.7 砷化鎵與氮化鎵為基礎材料之高電子遷移率電晶體異質結構差異圖 ... 9
圖 1.8 高電子遷移率電晶體使用閘極堀入製程示意圖 ... 10
圖 1.9 高電子遷移率電晶體使用氟離子處理製程示意圖 ... 10
圖 1.10 高電子遷移率電晶體在閘極區域成長 P 型披覆層示意圖 ... 11
圖 2.1 電晶體在光罩中之設計示意圖 ... 13
圖 2.2 晶圓 sample 1 之磊晶結構圖 ... 16
圖 2.3 元件製作流程與結構示意圖 ... 16
圖 2.4 元件隔離製程示意圖 ... 20
圖 2.5 汲源極歐姆接觸金屬製程示意圖 ... 20
圖 2.6 鈍化層沉積與閘極掘入及氟離子處理製程示意圖 ... 21
圖 2.7 汲源極金屬接觸洞製程示意圖 ... 21
圖 2.8 閘極與場板金屬蒸鍍後元件完成示意圖 ... 22
圖 2.9 (a) Standard (b) F‐ treatment (c) Recessed (d) Recessed w/ recovery 電晶體之 ID – VDS特性曲線圖 ... 25
圖 2.10 (a) Standard (b) F‐ treatment (c) Recessed (d) Recessed w/ recovery 電晶體之 ID ‐ VGS特性曲線圖 ... 26
圖 2.11 利用 BOE 與 RIE 進行閘極區域氮化矽移除之元件顯微鏡下觀測圖 ... 27
圖 2.12 元件 A1~A3 電晶體之 ID ‐ VGS特性曲線對數作圖 ... 27
圖 2.13 元件 A3 和 A4 電晶體之 ID ‐ VGS特性曲線對數作圖 ... 28
圖 2.14 晶圓 sample 2 之磊晶結構圖 ... 31
圖 2.15 元件製作流程與結構示意圖 ... 31
圖 2.16 元件隔離製程示意圖 ... 34
圖 2.17 汲源極歐姆接觸金屬製程示意圖 ... 35
圖 2.18 鈍化層沉積與閘極堀入及氟離子處理製程示意圖 ... 35
圖 2.19 閘極與場板金屬蒸鍍後元件完成示意圖 ... 36
圖 2.20 汲源極金屬接觸洞蝕刻 ... 36
圖 2.21 (a) R0_F0 (b) R0_F150 (c) R15_F0 (d) R15_F150 ... 40
電晶體之 ID – VDS特性曲線圖 ... 40
圖 2.22 電晶體之 ID ‐ VGS特性曲線圖 (a)線性作圖 (b)對數作圖 ... 40
圖 2.23 相同閘極偏壓下不同電晶體之 ID ‐ VDS特性曲線圖 ... 41
圖 2.24 元件 B1 ~ B4 之導通電流與導通電阻對臨限電壓關係圖 ... 41
圖 2.25 電晶體在 1MHZ 頻率下量測之電容‐電壓特性圖 ... 42
圖 3.1 晶圓 sample 1 之磊晶結構圖 ... 45
圖 3.2 元件製作流程與結構示意圖 ... 46
圖 3.3 氮化矽鈍化層經 700oC 熱退火後顯微鏡下拍攝圖 ... 46
圖 3.4 元件製程簡化示意圖 ... 50
圖 3.5 電晶體 C1 和 C2 之 ID –VDS特性曲線圖 ... 56
圖 3.6 電晶體之 ID ‐ VGS特性曲線圖 (a)線性作圖 (b)對數作圖 ... 56
圖 3.7 (a) R15_F150_O10 (b) R15_F150_O20 電晶體之 ID ‐ VDS特性曲線圖 ... 57
圖 3.8 電晶體直流模型 ... 57
圖 3.9 萃取歐姆接觸電阻傳輸線模型設計示意圖 ... 57
圖 3.10 不同電晶體歐姆接觸電阻萃取 ... 58
X
圖 3.11 (a) R15_F150_O10 (b) R15_F150_O20 電晶體之 ID ‐ VGS特性曲線圖 .. 58
圖 3.12 元件 Standard 與 R20_F150_O10 之 ID ‐ VGS特性曲線圖 ... 59
圖 3.13 元件 C1 ~ C4 在 1 MHz 頻率下量測之電容‐電壓特性 ... 59
圖 3.14 元件 Standard 與 R20_F150_O20 在 1MHz 下之電容‐電壓磁滯曲線 ... 60
圖 3.15 元件製作流程與結構示意圖 ... 65
圖 3.16 元件製程簡化示意圖 ... 65
圖 3.17 (a) R0_O0 (b) R20_O10 (c) R0_O20_KOH (d) R30_O10 電晶體之 ID ‐ VDS特 性曲線圖 ... 69
圖 3.18 電晶體之 ID ‐ VGS特性曲線圖 (a)線性作圖 (b)對數作圖 ... 70
圖 3.19 ID‐ VGS圖線性外插法萃取臨限電壓圖 ... 70
圖 3.20 元件 D1 ~ D4 在 1 MHz 頻率下量測之電容‐電壓特性 ... 71
圖 3.21 元件 D1 ~ D4 在 1MHz 頻率下量測之電容‐電壓磁滯曲線 ... 72
圖 4.1 元件製作流程與結構示意圖 ... 77
圖 4.2 閘極蝕刻測試片在 AFM 下之觀測圖 ... 77
圖 4.3 (a) R40_O0 (b) R45_O10 (c) R50_O10 電晶體之 ID ‐ VDS特性曲線圖 ... 80
圖 4.4 電晶體之 ID ‐ VGS特性曲線圖 (a)線性作圖 (b)對數作圖 ... 80
圖 4.5 元件 R45_O10 在 TEM 下拍攝之剖面圖 (a)閘極蝕刻邊緣 (b)閘極蝕刻中 間 ... 82
圖 4.6 氧化層/氮化鋁鎵/氮化鎵結構在 (a)VG = 0 V (b) VG = + 5 V (c) VG = ‐5 V 之 能帶示意圖 ... 85
圖 4.7 元件 R40_O10 經過數次直流量測後之(a) ID ‐ VGS (b) ID – VDS 特性曲線圖 ... 86
圖 4.8 元件 (a) R40_O10 (b) R45_O10 (c) R50_O10 經過不同時間 stress 後之臨 限電壓變化 ... 86
圖 4.9 元件 stress 時間與臨限電壓之變化圖 ... 87
圖 4.10 元件 (a) R40_O10 (b) R45_O10 (c) R50_O10 經過不同時間 recover 後之
臨限電壓變化 ... 88
圖 4.11 元件 recover 時間與臨限電壓之變化圖 ... 88
圖 4.12 文獻中模擬元件在不同數量的介面缺陷下之電容‐電壓特性圖 ... 92
圖 4.13 元件在 1MHz 頻率下量測電容‐電壓特性圖 ... 92
圖 4.14 元件 (a) R40_O10 (b) R45_O10 (c) R50_O10 在不同頻率下量測之電容‐ 電壓特性圖 ... 93
圖 4.15 元件 (a) R40_O10 (b) R45_O10 (c) R50_O10 直流和脈衝量測之 ID – VGS 特性圖 ... 94
圖 4.16 元件 (a) R40_O10 (b) R45_O10 (c) R50_O10 崩潰電壓量測圖 ... 96
XII
表目錄
表 2.1 Sample 1 霍爾量測之材料特性 ... 15
表 2.2 元件 A1 ~ A4 之製程變化與條件整理 ... 15
表 2.3 Sample 2 霍爾量測之材料特性 ... 30
表 2.4 元件 B1 ~ B4 之製程變化與條件整理 ... 30
表 2.5 元件 B1 ~ B4 數據整理表 ... 39
表 3.1 Sample 3 霍爾量測之材料特性 ... 45
表 3.2 元件 C1 ~ C4 之製程變化與條件整理 ... 45
表 3.3 元件 C1 ~ C4 數據整理表 ... 55
表 3.4 元件 C1 ~ C4 利用傳輸線模型萃取出之相關數據 ... 55
表 3.5 元件 D1 ~ D4 之製程變化與條件整理 ... 64
表 4.1 元件 E1 ~ E3 之製程變化與條件整理 ... 76
表 4.2 本篇實驗中之元件與其他團隊之元件特性比較表 ... 97
第1章 緒論
1.1 背景介紹
隨著全球高科技產業的日漸發展，能源的需求也逐漸提升，但地球蘊藏之石 化資源只會逐漸枯竭，同時不斷使用石化能源的情況下，所產生之溫室氣體和全 球氣候暖化早已成為事實，除此之外，人類生產的能源在輸送、利用的過程中，
各種轉換就會造成消耗。國際能源總署 (International Energy Agency ,IEA) 預計 全球未來 20 年內的能源消耗量將增加 35% [1]，而全球使用的能源大約有 1/3 是以電力的形式消耗，因此電力元件之高轉換效能是現今人類追求的目標。高功 率元件應用的範圍廣泛，如油電混合車(HEV/PHEV)、電動車(EV)、電源供應器 (Power supply)、馬達控制器(Motor controller)等領域。
在現今半導體產業中，矽材料靠著低成本及易於整合的特性，目前仍是眾多 企業關注的焦點，但隨著元件尺度的微縮，短通道效應將會嚴重地影響元件效能，
且為了製作小線寬元件，製程上的成本將大幅提升，如此已失去矽材料所具有低 成本的優勢。具有潛力取代矽材料延續摩爾定律(Moore's Law)的即為三五族材料，
在高頻傳輸部分，因其高電子遷移率及低雜訊的特性，適合應用於製作高頻元件；
在功率元件應用上，三五族材料具有耐高溫、高壓的特性，散熱特性也較矽材料 好，具有更佳的能量轉換效率。
在功率元件方面，氮化鎵受到眾多企業關注，因其具有寬能隙、高載子遷移 率、高崩潰電場等特性，圖1.1 為近幾年氮化鎵功率元件產值分析[2]，市場對於 氮化鎵高功率元件的需求將日益增加，相較於矽功率元件，氮化鎵功率元件具有 節能、高工作電壓、高工作溫度及高工作頻率等優勢，同時氮化鎵因其寬能隙的 特性，具有極佳的光電轉換效率，在光電元件應用上也極具優勢[3]。
為了節省成本，氮化鎵通常會磊晶在矽(Si)、碳化矽(SiC)或藍寶石(sapphire)
基板上，但由於材料的晶格不匹配(lattice mismatch)要成長大面積的氮化鎵基板 是極困難且高成本的，目前矽基氮化鎵(GaN-on-Si)磊晶技術成熟，已可磊晶出 8 吋高品質的晶圓，目前工研院研究氮化鋁鎵/氮化鎵超晶格(Superlattice) 低缺陷 密度緩衝層技術[4]，未來發展具有極大的潛力。
氮化鎵等材料廣泛應用在製作可見光發光二極體[5]，近年來，以氮化鋁鎵/
氮化鎵(AlGaN/GaN)異質接面做成的高電子遷移率電晶體(High Electron Mobility Transistor)的發展已被高度關注，因其自發極化效應以及壓電效應產生的二維電 子氣(2DEG)，不需要額外的參雜就可以達到達到很高的電子遷移率以及高電子 濃度，雖然相較於砷化鎵等等材料的極高電子遷移率在高速元件上的表現氮化鎵 還是略遜一籌，但其不低的電子遷移率以及高崩潰電壓在現今追求高頻、高壓和 高溫的操作下，可以發揮的更加全面。
圖 1.1 2013 年到 2023 年氮化鎵功率元件市場產值分析[2]
1.2 氮化鎵材料特性介紹
三五族半導體如氮化鎵(GaN)、氮化鋁(AlN)以及氮化銦(InN)等材料具有寬 能隙、高電子遷移率和高崩潰電場，相較於矽材料在電子材料的應用上更具有優 勢，圖1.2 [6]為氮化鎵與其他材料比較整理圖表，氮化鎵具有比矽更高的電子遷 移率，適合用於高頻元件上，而高崩潰電場、寬能隙及耐高溫的特性使氮化鎵相 較其他三五族材料更適合應用於高功率元件上，目前氮化鎵材料發展受限於磊晶 品質，圖1.3 [7]為氮化鎵與其他材料晶格常數與能隙之比較，氮化鎵與矽的晶格 常數差異甚大，造成磊晶上之困難，若能提升磊晶品質，氮化鎵材料將在未來半 導體產業中佔有一席之地。
氮化鎵材料在磊晶時主要結構為纖鋅礦結構(Wurtize)，此種非對稱結構在磊 晶的垂直方向產生較大的極化效應，故以氮化鎵製成的電晶體除了有一般電晶體 在異質接面因不同材料能隙差異形成能帶位移形成二維電子氣的機制外，極化效 應也是其造成二維電子氣的重要因素之一。
在磊晶成長氮化鎵時，沿著不同方向成長的氮化鎵有著不同的的極化方向，
以終結面的不同可分為鎵原子面(Ga-face)與氮原子面(N-face)，如圖 1.4 所表示 [8]，利用 MOCVD 生長出來的大多為鎵原子面的氮化鎵，不同原子間的原子鍵 結長度與自發極化效應有著很大的關係， a0 與 c0 為兩原子鍵結長度，當 c/a 偏 離理想值 1.633 時，氮原子與鎵原子質心位置不重和在一點上，而形成電偶極 造成自發性極化，鎵原子面的氮化鎵形成向下的自發極化方向，氮原子則為相反 方向。故延伸於氮化鋁鎵也是一樣的情形，極化方向與氮化鎵生長方向同極化方 向也同，自發極化正比於自發極化係數，自發極化公式 1.1 如下。
P ∙ (1.1) 其中z 0001 。
壓電極化效應與自發極化效應有所不同，自發極化是由本身的原子組成結構
所導致，壓電極化效應是由兩種不同材料組成異質結構時因為不同的晶格常數，
在接面處產生壓縮或伸張的應力而產生[9]，以傳統磊晶的氮化鋁鎵/氮化鎵結構 為例，在生長完一層很厚的的氮化鎵上再成長氮化鋁鎵，氮化鋁鎵是氮化鋁與氮 化鎵以氮化鋁25% 組成，由於氮化鋁晶格常數小於氮化鎵，故晶格常數較小的 氮化鋁鎵磊在晶格常數較大的氮化鎵上會產生一個伸張的應力在氮化鋁鎵層上，
氮化鎵會受到壓縮應力，但氮化鎵很厚，壓縮應力小於本身應力，可忽略，由公 式 1.2 可判斷極化方向。
P 2 e e
(1.2)
氮化鋁鎵材料之係數 e e 為負值，2 為正值，故壓電極化總體 為負值，方向為與磊晶方向相反由表面指向基板方向，如圖 1.5 所示，顯示了 鎵原子面與氮原子面的自發極化方向與晶格受到伸張與壓縮時的極化方向，鎵原 子面的氮化鋁鎵受到晶格影響而被伸張，產生的壓電及化方向與自身的自發極化 方向相同，皆是由表面指向基板；氮原子面則與鎵原子面的極化方向相反。
圖 1.2 氮化鎵與其他材料特性比較[6]
圖1.3 室溫下半導體的晶格常數與能隙圖[7]
圖1.4 鎵原子面與氮原子面氮化鎵自發極化方向示意圖[8]
圖 1.5 鎵原子面與氮原子面受到伸張與壓縮時壓電極化方向示意圖[9]
1.3 研究動機與論文概述
氮化鎵作為材料的發展潛力與研究在近幾年來受到大家的重視，無論是在高 頻元件、功率元件或是發光元件等方面都有許多的發表，無論是業界或是學界都 投入許多的資金於相關研究上，就連原本以矽半導體起家的台灣積體電路公司都 開設相關部門進行研究各式的電子元件，功率元件的發展在上述小節中之圖 1.1 可以觀察到在近幾年與未來幾年發展有著巨大的市值增加，氮化鎵作為功率元件 的獨特材料特性與物理性質也吸引大量研究人員的投入，圖 1.6 為 2011 年至 2014 年間 IEDM 中三五半導體材料中各式元件佔據的篇幅，可以發現功率元件 在研究的篇幅上在 2014 年的 IEDM 中大幅上升。
以氮化鎵為材料的高電子遷移率電晶體是由氮化鎵和其他材料，如：氮化鋁 鎵(AlGaN)、氮化銦鎵(InGaN)、氮化銦鋁(InAlN)形成異質接面，由於氮化鎵材 料本身的極化效應與材料的壓電效應，在接面處會形成量子井的結構，此量子井 會聚集電子，形成二維電子氣，與以砷化鎵為基礎的異質結構不同的地方是，以 砷化鎵為基礎的異質結構需進行額外的參雜才可使能帶彎曲形成量子井的結構，
圖1.7 為兩種結構的差異。
由於氮化鎵材料本身的極化效應，導致氮化鋁鎵/氮化鎵異質接面的結構在 閘極不施加閘極偏壓的情況下通道即存在電子屬於常開式(Normally-on)元件，此 種元件在未施加閘極偏壓時即為導通狀態，會造成額外的能量損失，若要使其具 有開關特性則需外接一常關式(Normally-off)元件，如此會造成更多的功耗，為了 減少能量的消耗，我們需要製作常關型元件，也稱作增強型(Enhancement mode) 元件，製作增強型的電晶體有著各種製程方法，有使用閘極掘入蝕刻法[10-11]，
示意圖如圖 1.8，蝕刻閘極區域的障壁層使閘極更靠近通道，如此閘極將更容易 空乏通道中的電子，達到常關型操作；在閘極使用氟離子處理法[12-15]，示意圖 如圖 1.9 所表示，在閘極區域使用氟離子處理，使氟離子累積在障壁層空乏電
晶體通道內的二維電子氣，達到增強型元件操作；在閘極區域成長 P 型披覆層 [16-18]，如圖 1.10 所示，P 型披覆層與電晶體通道中的二維電子氣可視為 N 型，
在 PN 接面間會產生空乏區，空乏二維電子氣，在不施加偏壓的情況達成增強 型元件操作，但由於需多成長一層P 形材料，磊晶的品質將嚴重地影響元件特性，
因此在本次實驗中我們選用了閘極掘入蝕刻法與氟離子處理法進行實驗。
閘極掘入蝕刻法與氟離子處理法為一般常見製作常關型元件的方法，使用閘 極掘入蝕刻法易造成閘極區域的損傷，使通道電阻上升，因此閘極掘入深度不宜 太深，但為了獲得更大的臨限電壓，我們嘗試結合兩種製程方法製作出常關型元 件。
第2 章的實驗中，我們先分別探討閘極掘入製程與氟離子處理方法對元件特 性的影響，同時利用熱處理修復法修復因閘極區域離子轟擊而形成的損傷，之後 再將兩種製程結合，以獲得更大的臨限電壓；第 3 章則延續第 2 章的製程並增 加氧化層的結構用以抑制閘極漏電流，但實驗結果中發現，閘極區域會因兩次的 離子轟擊而嚴重損傷，因此最後改用閘極掘入製程並利用溶液修復的方式試圖降 低閘極區域的缺陷；第4 章延續第 3 章閘極掘入的製程，並增加閘極掘入深度製 作出常關型元件，同時探討長時間的離子轟擊對元件介面的影響；第 5 章則做 整篇論文的總結。
圖 1.6 2011 年到 2014 年間 IEDM 三五族半導體材料會議文章篇幅增長比較圖
圖1.7 砷化鎵與氮化鎵為基礎材料之高電子遷移率電晶體異質結構差異圖
圖1.8 高電子遷移率電晶體使用閘極堀入製程示意圖
圖 1.9 高電子遷移率電晶體使用氟離子處理製程示意圖
圖1.10 高電子遷移率電晶體在閘極區域成長 P 型披覆層示意圖
第2章 氮化鋁鎵/氮化鎵高電子遷移率電晶體之製程 開發與不同製程下之特性探討
2.1 光罩線寬與結構設計
圖2.1 為電晶體光罩設計的示意圖，藍色區域為單顆元件定義出的區域，黃 色區域是汲極(Drain)與源極(Source)的歐姆電極，紫色區域為閘極金屬。
電晶體線寬設計上有 2、 5、 10、 20 微米不同的閘極長度，閘極寬度有 60、80 微米兩種，閘極至源極距離為 3、 5 微米，而為了探討閘極至汲極距離 對崩潰電壓的影響，設計了 3、 5、 8、 12、 16 微米五種不同的距離，在此 光罩上同時有1、 1.5、 2、 3、 4、 6 微米六種長度的場版(Field plate)設計，
場板可以有效分散閘極邊緣的電場堆積現象，增進崩潰電壓[19]。
傳輸線模型(Transmission line model，TLM)四點探針量測的圖形也包含在此 光罩設計中，用以量測電晶體的接觸電阻並判斷製程的穩定性，而每道製程都有 蝕刻和金屬高度的量測圖形，可監控每道製程的結果。
圖2.11 電晶體在光罩中之設計示意圖
2.2 閘極堀入式與氟離子處理之高電子遷移率電晶體製作
2.2.1 電晶體磊晶結構與製程條件變化的介紹
本次實驗採用的是使用MOCVD 在六吋矽基板(Silicon substrate)上進行磊晶 的結構，我們將此晶圓命名為sample 1，由下而上的結構為矽基板，之後生長以 氮化鎵為主的緩衝層與通道層，接著成長 20 奈米厚的氮化鋁鎵作為障壁層，最 後再生長 1 奈米厚的氮化鎵披覆層，磊晶結構示意圖如圖 2.2 所示。為了減少 電晶體通道材料氮化鎵與矽基板材料間晶格不匹配，在磊晶時會成長一層厚度為 數 個 微 米 等 級 的 緩 衝 層 ， 可 以 減 少 並 有 效 抑 制 晶 格 不 匹 配 時 造 成 的 錯 位 (Dislocation)情形而產生的缺陷(Defect)，而障壁層與通道層之間因其異質接面產 生的極化效應會產生一層約為數個奈米的二維電子氣(2DEG)通道，障壁層的厚 度會影響通道電子濃度與臨限電壓，障壁層上成長了一層很薄的氮化鎵披覆層是 防止原本在表面的氮化鋁鎵中的鋁接觸空氣產生自生氧化層。表2.1 為 sample 1 霍爾量測(Hall measurement)得出的材料特性。
本次實驗主要有四種不同製程條件的電晶體元件，製作出來的元件分別稱為 A1、 A2、 A3 和 A4，四種元件的製作流程及元件完成示意圖如圖 2.3，四者都 利用氮化矽(SiNx)當做表面鈍化層(Passivation layer)，元件 A1 的閘極區域利用二 氧化矽蝕刻液(BOE)移除，避免因乾蝕刻時的離子轟擊對元件電性造成影響，此 元件未進行任何處理，是作為標準片，用以與其他兩種結構的元件做比較；元件 A2 的閘極區域利用反應式離子蝕刻機台(RIE)的離子轟擊移除，接著在同樣腔體 內利用四氟化碳(CF4)氣體進行氟離子的施打；元件 A3 利用離子轟擊將閘極區 域移除後，再利用耦合式電漿離子蝕刻機台(ICP-RIE)進行閘極掘入的製程；元 件A4 的結構與 A3 相同，差別在於進行完閘極掘入的製程後，進行了閘極掘入 區域的修復動作，四種元件製程變化的相關條件整理如表 2.2 所示。此次實驗
在於探討閘極掘入與氟離子處理對於電晶體的飽和電流以及臨限電壓之影響，詳 細的製程步驟將在下一小節說明。
Sample 1 片電阻(Ω/sq) 443 電子遷移率(cm2/V-s) 634
載子濃度(1/cm2) 2.2 10 表 2.1 Sample 1 霍爾量測之材料特性
元件編號 閘極掘入蝕刻深度 (奈米)
氟離子施打時間 (秒)
閘極掘入區域修復
A1 0 0 無
A2 0 90 無
A3 15 0 無
A4 15 0 熱退火修復
表2.2 元件 A1 ~ A4 之製程變化與條件整理
圖 2.2 晶圓 sample 1 之磊晶結構圖
圖2.3 元件製作流程與結構示意圖
2.2.2 電晶體製作流程
1. 試片表面清洗
在進行每一道製程之前都會進行表面清洗的動作，將試片置於裝有丙酮 (ACE)的燒杯中，接著將燒杯放置於超音波震洗機中震洗五分鐘，其目的是除去 表面上的有機物以及油脂，將試片從丙酮燒杯中取出以異丙醇(IPA)將試片表面 脫水乾燥，以氮氣將試片吹乾，再置於攝氏110oC 的熱平台(hot plate)上烤三分鐘，
以去除水分。
2. 電晶體隔離的製作
為了避免各元件之間相互的影響，須進行電晶體隔離，這裡使用的是乾蝕刻 隔離法，利用黃光微影定義出高台(Mesa)區域後，在放入感應耦合式電漿離子蝕 刻機蝕刻出高台，本次蝕刻用的氣體為 Cl2/BCl3 ，蝕刻高度要完全將不同電晶 體間的二維電子氣通道蝕刻完全分離，蝕刻的深度約為250 奈米，蝕刻深度不能 太深，否則將金屬鍍在高台上時金屬會有斷裂的可能性。電晶體隔離如圖2.4 所 示。
3. 汲源極歐姆金屬製作
歐姆金屬製作是很重要的一環，較低的歐姆接觸可以有效的降低導通電阻，
降低能量的損耗，本次實驗選用的歐姆接觸金屬為鈦/鋁/鎳/金(Ti/Al/Ni/Au)，厚 度為 250/1250/400/1500Å，在蒸鍍金屬前，會將試片放置在二氧化矽蝕刻液 (Buffer oxide etcher)中去除原生氧化層，接著塗佈兩層不同光阻材料 PMGI 與 S1813，在經過黃光微影後形成底層光阻內凹的樣式，使蒸鍍完金屬後掀離更加 順利；接著再浸泡二氧化矽蝕刻液再次去除原生氧化層，最後使用電子束蒸鍍歐 姆接觸金屬，再進行掀離(lift-off)步驟。
掀離完金屬後除去剩餘的光阻，置入快速熱退火機台進行退火動作，使金屬 與半導體形成合金，降低金屬接觸的阻值，快速熱退火的溫度為在氮氣環境下 850°C 退火 30 秒。製程示意圖如圖 2.5 所示。
4. 鈍化層沉積與定義閘極區域
在製程過程中，元件可能因在高溫環境下，或因電漿處理而在表面形成缺陷，
此缺陷會造成電流崩陷(current collapse)的現象[20]，影響元件的效能，因此需生 長一層鈍化層做為保護層，本實驗使用氮化矽做為鈍化層，進行完表面清理後，
送進電漿輔助式化學氣相沉積儀器的腔體中，生長 100 奈米厚的氮化矽，此鈍 化層同時可以做為場板的墊高平台。
生長完鈍化層後，以黃光微影定義閘極區域，再進行閘極區域氮化矽的去除，
為了避免離子轟擊對元件的影響，元件 A1 利用二氧化矽蝕刻液濕蝕刻去除氮化 矽；元件 A2、 A3 和 A4 則使用反應式離子蝕刻機台去除氮化矽，通入四氟化 碳(CF4)氣體蝕刻氮化矽，氣體流量為 20 sccm，RF 功率為 150 W，環境壓力為 2 Pa，蝕刻率約為每秒 15~20 Å；元件 A3 和 A4 去除 100 奈米厚的氮化矽用超 出速率計算20%的時間蝕刻，時間約為 80 秒，而因四氟化碳氣體可解離出氟離 子，可利用此氣體進行元件 A2 的氟離子處理，利用蝕刻氮化矽超出速率計算 100% 的蝕刻時間，時間約為 130 秒，比元件 A3 和 A4 多出 50 秒的時間當作氟 離子的處理時間，將元件的閘極區域之氮化矽移除之後，再將元件A3 與 A4 放 入感應耦合式電漿離子蝕刻機進行閘極堀入的製程，利用與元件隔離蝕刻時不同 濃度的 Cl2/BCl3 蝕刻障壁層，使用低速率參數進行的轟擊，以方便控制深度，
閘極堀入深度約為 15 奈米，元件 A4 在進行完閘極掘入後，利用熱退火進行閘 極區域修復的動作，此次熱退火是使用快速升溫熱退火機台在氮氣環境下700oC 退火1 分鐘，目的是修復閘極區域因離子轟擊造成的損傷。製程示意圖如圖 2.6 所示。
5. 汲源極金屬接觸洞(Via hole)蝕刻
閘極掘入製程完成後，以黃光微影定義汲源極金屬的接觸洞，面積略比原本 金屬小，做為汲源極下針的區域，之後放入反應式離子蝕刻機台利用四氟化碳氣 體蝕刻汲源極上的氮化矽，四顆元件的蝕刻時間皆為80 秒，為超出速率計算 20%
的蝕刻時間。製程示意圖如圖 2.7 所示。
6. 閘極與場板金屬蒸鍍
將汲源極區域的氮化矽移除後，利用黃光微定義出閘極及汲源極金屬蒸鍍的 區域，由於定義出的區域會較氮化矽移除的區域為寬，金屬蒸鍍後的形狀會呈現 T 字型，閘極金屬選用的是高功函數的鎳，用以獲得較高的蕭特基能障(schottky barrier height)，使閘極能有更好的整流特性，蒸鍍完鎳後再蒸鍍一層金做為電極，
蒸鍍後超出氮化矽移除區域部分的金屬做為場板的長度，汲源極部分蒸鍍的金屬 可增加量測探針與汲源極的接觸，蒸鍍完成後進行掀離的動作，去除殘餘光阻，
完成所有製程，元件亦即完成。完成圖如圖 2.8 所示。
圖 2.4 元件隔離製程示意圖
圖 2.5 汲源極歐姆接觸金屬製程示意圖
圖 2.6 鈍化層沉積與閘極掘入及氟離子處理製程示意圖
圖 2.7 汲源極金屬接觸洞製程示意圖
圖 2.8 閘極與場板金屬蒸鍍後元件完成示意圖
2.2.3 電晶體直流特性分析與討論
此次實驗討論氟離子處理以及閘極堀入製程對電性的影響，同時比較元件經 過熱處理修復動作前後特性的改變，元件A1 未進行任何處理，作為磊晶品質測 試的標準片，命名為Standard HEMT；元件 A2 為進行氟離子處理的元件，氟離 子施打的時間為50 秒，命名為 F- treatment HEMT；元件 A3 為進行閘極掘入製 程的元件，閘極掘入深度約為15 奈米，命名為 Recessed HEMT；元件 A4 為進 行 15 奈米閘極掘入的元件，並加入熱處理修復的動作，命名為 Recessed w/
recovery HEMT，此小節討論的電晶體閘極長度為 2 微米，閘極寬度為 80 微米，
閘極至源極為 5 微米，閘極至汲極為 8 微米，有著 2 微米的場板長度。
圖2.9 為四顆元件之 ID - VDS特性曲線圖，量測條件為源極接地為0 V，閘極 偏壓由 -2 V 量測至 2 V，閘極偏壓施加超過 2 V 則會產生閘極區域蕭基接面 順向導通，使電晶體在關閉狀態時有漏電流產生，汲極偏壓由 0 V 掃至 8 V，
比較元件Standard HEMT、 F- treatment HEMT 和 Recessed HEMT 之 ID - VDS特 性曲線圖，未進行任何理處的元件Standard 在閘極偏壓為 2 V 時，電晶體飽和電 流密度約為 220 mA/mm；進行氟離子處理的元件 F- treatment 在相同量測條件下 飽和電流密度約為 150 mA/mm；進行閘極掘入蝕刻的元件 Recessed 之飽和電流 密度約為 123 mA/mm，與元件 Standard 做比較，元件 F- treatment 飽和電流密度 下降約 32%，元件 Recessed 飽和電流密度下降約 44%，由此可知，氟離子與閘 極蝕刻的製程確實可以空乏電子，造成電流的下降，而元件Recessed w/ recovery 在閘極偏壓為2 V 時，電晶體飽和電流密度約為 201 mA/mm，經過閘極區域熱 退火修復的元件之飽和電流密度相較未進行修復的元件提升約 63%，說明此表 面修復製程確實可提升元件特性。
圖 2.10 為四顆元件之 ID - VGS 特性曲線圖，元件 Standard HEMT、 F- treatment HEMT、Recessed HEMT 和 Recessed w/ recovery HEMT 之轉移電導分
別為82 mS/mm、99 mS/mm、98 mS/mm 和 120 mS/mm，元件 Standard 之轉移電 導較F- treatment 和 Recessed 為低，原因是元件 Standard 的閘極區域氮化矽是利 用BOE 進行移除，此濕蝕刻同時也會造成側向的時刻，造成閘極定義出的線寬 變大，電流也因此下降，可由圖 2.11 顯微鏡下拍攝之元件圖觀察到此現象，而 經過閘極掘入製程的元件 Recessed 之閘極與 2DEG 通道有著更短的距離，有更 好的通道控制能力，轉移電導理論上要比未經閘極掘入的元件F- treatment 為大，
此現象可由元件Recessed 和 Recessed w/ recovery 的結果解釋，經過閘極區域熱 處理修復的元件Recessed w/ recovery 之轉移電導與元件 Recessed 比較有明顯的 提升，推測是元件 Recessed 在進行閘極掘入製程時，由於耦合式電漿離子蝕刻 機台之離子轟擊造成閘極區域表面損傷，影響元件特性。
圖2.12 為四顆元件之 ID - VGS特性曲線之對數作圖，由此對數圖可看出元件 的開關特性及臨限電壓，這邊對臨限電壓的定義為汲極電流密度在1 mA/mm 時 的閘極電壓值，為大多文獻所採用的定義，元件Standard 的臨限電壓約為 -1.4 V；
元件F- treatment 為 -0.05 V；元件 Recessed 為 0.35 V，經過氟離子處理以及閘 極掘入蝕刻的元件皆可使臨限電壓有正向的偏移，在電晶體開關特性的部分，元 件Standard 的次臨限斜率(Subthreshold Slope)約為 144 mV/dec，開關比約為 107； 元件F- treatment 的次臨限斜率約為 167 mV/dec，開關比約為 105；元件Recessed 的次臨限斜率約為 213 mV/dec，開關比約為 104，經由氟離子處理的元件 F- treatment 有著比元件 Standard 大的次臨限斜率，開關比也小了 2 個數量級，推測 是進行閘極區域氮化矽移除以及氟離子處理時的離子轟擊造成元件特性衰退，而 元件 Recessed 有著比元件 F- treatment 更大的次臨限斜率，開關比也比元件 Standard 小了 3 個數量級，推測是因進行完閘極區域氮化矽移除後又進行了閘極 掘入製程，閘極區域承受了兩次的離子轟擊，造成元件有更大的損傷；圖 2.13 為元件Recessed 和 Recessed w/ recovery 之 ID - VGS特性曲線之對數作圖，經過閘 極區域修復的元件Recessed w/ recovery 之次臨限斜率約為 130 mV/dec，相較未 進行修復的Recessed 下降了約 39 %，開關比也從 104提升到106，而元件Recessed
w/ recovery 之臨限電壓為 0.02 V，相較元件 Recessed 稍微往負向偏移，推測是 在進行閘極區域氮化矽移除時有受到氟離子的影響，而氟離子因高溫而散逸造成 臨限電壓的負向偏移。
此次實驗採用了氟離子處理、閘極掘入及熱退火表面修復的製程，三種製程 的結果都與理論及大部分文獻的結果符合，下一小節將會結合這三種製程，並進 行更詳細的元件分析。
圖 2.9 (a) Standard (b) F- treatment (c) Recessed (d) Recessed w/ recovery 電晶體之ID – VDS特性曲線圖
圖 2.10 (a) Standard (b) F- treatment (c) Recessed (d) Recessed w/ recovery 電晶體之ID - VGS特性曲線圖
圖2.11 利用 BOE 與 RIE 進行閘極區域氮化矽移除之元件顯微鏡下觀測圖
圖2.12 元件 A1~A3 電晶體之 ID - VGS特性曲線對數作圖
A1
A2 ~ A4
圖2.13 元件 A3 和 A4 電晶體之 ID - VGS特性曲線對數作圖
2.3 結合閘極掘入製程與氟離子處理製作之高電子遷移率 電晶體
2.3.1 電晶體磊晶結構與製程條件變化的介紹
前一小節實驗使用的 sample 1 晶圓，由霍爾量測到的電子遷移率為 634 cm2/V-s，較大多文獻上看到的磊晶結果(電子遷移率> 1000 cm2/V-s)小了很多，且 由元件 A4 的結果可知，即使元件經過熱退火修復，飽和電流密度也只有 201 mA/mm，不利於達到高臨限電壓及高飽和電流密度的目標，因此這一小節的實 驗將採用新的磊晶結構做元件。
本次實驗採用的是使用 MOCVD 在六吋矽基板上進行磊晶的結構，我們將 此晶圓命名為sample 2，由下而上的結構為矽基板，之後生長一層 300 奈米的氮 化鋁，接著生長約 2 微米的氮化鋁鎵，此氮化鋁/氮化鋁鎵的結構是做為氮化鎵 與矽基板之間的緩衝層，之後再生長2 微米的氮化鎵通道層，接著成長 37 奈米 厚的氮化鋁鎵作為障壁層，最後再生長 1 奈米厚的氮化鎵披覆層，磊晶結構示 意圖如圖2.14 所示。表 2.3 為 sample 2 霍爾量測結果，此片晶圓的電子遷移率 為1323 cm2/V-s，是 sample 1 的兩倍，預期可獲得更大的飽和電流密度。
本次實驗分為四種不同製程條件的電晶體元件，製作出來的元件分別稱為 B1、 B2、 B3 和 B4，四種元件的製作流程及元件完成示意圖如圖 2.15，B1 為 未進行任何處理的元件，B2 為進行氟離子處理的元件，B3 為進行閘極掘入的元 件，B4 結合了氟離子處理及閘極掘入蝕刻製程，此次的製程步驟大致上與上一 小節的實驗相同，差別在於將汲源極金屬接觸洞的製程移至蒸鍍閘極金屬之後，
避免在蒸鍍閘極金屬之前多一道黃光製程，造成閘極區域額外的損傷，元件 B2 和B3 的製程步驟與上個實驗的 A2 和 A3 相同，但元件 B1 與 A1 的結構有些許
BOE 進行氮化矽移除時的側向蝕刻導致閘極線寬變大，元件 B1 未覆蓋任何的鈍 化層，由此結構可看出晶圓最原始的電特性，元件B4 結合了氟離子處理及閘極 掘入蝕刻製程，預期可得到更大的臨限電壓，四種元件製程變化的相關條件整理 如表 2.2。此次實驗結合上一小節氟離子與閘極掘入的製程，但為了避免高溫對 氟離子的影響，在進行完閘極掘入製程後未進行熱處理修復的動作，詳細的製程 步驟將在下一小節說明。
Sample 2 片電阻(Ω/sq) 632 電子遷移率(cm2/V-s) 1323
載子濃度(1/cm2) 8.5 10 表 2.3 Sample 2 霍爾量測之材料特性
元件編號 氮化矽鈍化層厚度 (奈米)
閘極掘入蝕刻深度 (奈米)
氟離子施打時間 (秒)
B1 0 0 0
B2 250 0 150
B3 250 15 0
B4 250 15 150
表2.4 元件 B1 ~ B4 之製程變化與條件整理
圖 2.14 晶圓 sample 2 之磊晶結構圖
圖2.15 元件製作流程與結構示意圖
2.3.2 電晶體製作流程
1. 試片表面清洗
將試片置於裝有丙酮(ACE)的燒杯中，接著將燒杯放置於超音波震洗機中震洗五 分鐘，其目的是除去表面上的有機物以及油脂，將試片從丙酮燒杯中取出以異丙 醇(IPA)將試片表面脫水乾燥，以氮氣將試片吹乾，再置於攝氏 110℃的熱平台(hot plate)上烤三分鐘，以去除水分。
2. 電晶體隔離的製作
本次實驗仍利用感應耦合式電漿離子蝕刻機蝕刻出高台，使用的氣體為 Cl2/BCl3，蝕刻的深度約為250 奈米，與第一小節實驗相同。電晶體隔離如圖 2.16 所示。
3. 汲源極歐姆金屬製作
本次實驗選用的歐姆接觸金屬仍為鈦/鋁/鎳/金(Ti/Al/Ni/Au)，利用電子束蒸 鍍歐姆接觸金屬，掀離完金屬後除去剩餘的光阻，置入快速熱退火機台進行退火 動作，使金屬與半導體形成合金，由於此次採用的晶圓sample 2 其氮化鋁鎵的厚 度較sample 1 為厚，須使用較高的熱退火溫度才可使歐姆接觸金屬下滲至通道層，
形成良好的歐姆接觸，因此這次熱退火的溫度選用900°C，在氮氣環境下退火 30 秒。製程示意圖如圖 2.17 所示。
4. 鈍化層沉積與定義閘極區域
進行完快速熱退火後，元件B2、B3 和 B4 送進電漿輔助式化學氣相沉積儀 器的腔體中，生長 250 奈米厚的氮化矽，用以保護元件避免後續的製程對表面 造成損傷，同時可以做為場板的墊高平台，元件B1 則無此鈍化層。
生長完鈍化層後，以黃光微影定義閘極區域，再進行閘極區域氮化矽的去除，
元件B2、B3 和 B4 皆利用反應式離子蝕刻機台去除氮化矽，使用的氣體與流量 皆與上一小節實驗相同，蝕刻率約為15~20 Å/s，要完全去除 250 奈米厚的氮化 矽約需150 秒，元件 B2 用超出速率計算 100% 的時間蝕刻，時間為 300 秒，多 出來的150 秒則當做氟離子的處理時間，元件 B3 和 B4 則用超出速率計算 50% 的 時間蝕刻，時間為225 秒，降低蝕刻時間避免氟離子對元件 B2 和 B3 的影響。
製程示意圖如圖 2.18 所示。
5. 閘極掘入蝕刻
將元件 B3 和 B4 的閘極區域之氮化矽移除之後，接著用感應耦合式電漿離 子蝕刻機進行閘極堀入的製程，此次實驗仍使用Cl2/BCl3氣體蝕刻障壁層，蝕刻 率約為3 Å/s，元件 B3 和 B4 的蝕刻時間皆為 50 秒，蝕刻深度約為 15 奈米，為 了避免高溫對氟離子的影響，此次實驗未進行熱退火表面修復的動作。製程示意 圖如圖 2.18 所示。
6. 氟離子電漿處理
元件B2 在進行閘極區域氮化矽移除製程時，已直接在反應式離子蝕刻機台內進 行氟離子電漿處理，而元件B4 在進行完閘極掘入製程後，再放入反應式離子蝕 刻機台內進行氟離子電漿處理，施打的氣體與條件皆與進行氮化矽移除時相同，
元件B4 進行氟離子處理的時間為 150 秒，與元件 B2 移除氮化矽後超出的時間 相同。製程示意圖如圖 2.18 所示。
7. 閘極與場板金屬蒸鍍
進行完上述製程後，利用黃光微定義出閘極金屬蒸鍍的區域，在利用電子束
蒸鍍閘極金屬，此次選用的金屬仍為鎳/金，蒸鍍完成後進行掀離的動作，去除 殘餘光阻。製程示意圖如圖 2.19 所示。
8. 汲源極金屬接觸洞蝕刻
元件B2、B3 和 B4 進行完以上製程後，須進行汲源極金屬區域氮化矽的移 除，以黃光微影定義汲源極金屬的接觸洞，之後放入反應式離子蝕刻機台利用四 氟化碳氣體蝕刻，三顆元件的蝕刻時間皆為225 秒，為超出速率計算 50% 的蝕 刻時間，至此，完成元件所有製程。製程示意圖如圖 2.20 所示。
圖 2.16 元件隔離製程示意圖
圖 2.17 汲源極歐姆接觸金屬製程示意圖
圖 2.18 鈍化層沉積與閘極堀入及氟離子處理製程示意圖
圖 2.19 閘極與場板金屬蒸鍍後元件完成示意圖
圖2.20 汲源極金屬接觸洞蝕刻
2.3.3 電晶體直流特性分析與討論
為了獲得更大的臨限電壓偏移，此次實驗結合氟離子電漿處理以及閘極堀入 的製程，元件B1 未進行任何處理，做為磊晶品質測試的標準片；元件 B2 和 B3 分別為經過氟離子處理及閘極掘入製程的元件，做為與元件 B4 比較的對照片；
B4 為結合氟離子與閘極掘入製程的元件。這小節討論的電晶體閘極長度為 2 微 米，閘極寬度為 60 微米，為了獲得更大的飽和電流密度，閘極至源極距離由上 一小節的5 微米縮小至 3 微米，閘極至汲極為 3 微米。
圖2.21 為元件 B1 ~ B4 之 ID - VDS特性曲線圖，量測條件為源極接地0 V，
閘極偏壓由 -4 V 量測至 1 V，汲極偏壓由 0 V 掃至 8 V，為了能更清楚分辨 各元件的結構，我們將元件B1 命名為 R0_F0 (亦即閘極掘入深度為 0 奈米，氟 離子處理時間為 0 秒，以此類推)；元件 B2 命名為 R0_F150；元件 B3 命名為 R15_F0；元件 B4 命名為 R15_F150，元件 R0_F0 在閘極偏壓為 1 V 時的 Idss (最 大飽和電流密度)約為 452 mA/mm，相較於由晶圓 sample 1 製作出的元件 A1(standard)，在相同閘極偏壓下的 Idss約只有 150 mA/mm，由此結果可知，晶 圓 sample 2 可獲得較大的電流，更適合用來進行常關式元件的製作，元件 R0_F150、 R15_F0 和 R15_F150 在閘極偏壓為 1 V 時的 Idss分別為338 mA/mm、
354 mA/mm 和 156 mA/mm，與元件 R0_F0 比較，經過氟離子處理的元件 R0_F150 電流下降約25 %；經過閘極掘入製程的元件 R15_F0 電流下降約 21 %；結合氟 離子處理與閘極掘入製程的元件R15_F150 電流下降約 65 %，此電流下降的比例 遠大於元件R0_F150 和 R15_F0 總電流下降的比例(~ 46 %)為大，之後的分析將 針對此點做討論。
圖 2.22 為元件 B1 ~ B4 之 ID - VGS特性曲線圖，由圖2.22(a)，元件 R0_F0、
R0_F150、 R15_F0 和 R15_F150 之 Gm (轉移電導)分別為 111 mS/mm、 117 mS/mm、
120 mS/mm 和 89 mS/mm，元件 R15_F0 之 Gm較R0_F0 為大，由於閘極掘入製
程使閘極更接近通道，造成Gm上升，與上一小節的結果相同，而經過氟離子處 理的元件R0_F150 之 Gm也有些微地上升，推測是因四氟化碳氣體對氮化鎵的蝕 刻造成[21]，但經過閘極掘入蝕刻製程與氟離子處理後的元件 R15_F150 其 Gm
卻顯著地下降，推測是閘極區域經過閘極掘入蝕刻與氟離子處理兩次的離子轟擊，
造成通道有更嚴重的損傷。
由圖2.22(b)可知此四顆元件的開關特性，指標性的參數萃取於表 2.5，元件 R0_F0 的 Vth (臨限電壓)為 -3.82 V，經過氟離子處理的元件 R0_F150 其 Vth正向 偏移1.44 V；經過閘極掘入製程的元件 R15_F0 其 Vth正向偏移1.27 V；結合氟 離子處理與閘極掘入製程的元件R15_F150 其 Vth正向偏移2.62 V，由此結果可 知，我們確實可將氟離子處理與閘極掘入製程結合，得到更大的Vth偏移，但在 元件開關特性的部分，元件R0_F150 的 SS (次臨限斜率)較元件 R0_F150 上升了 約44%，On/Off ratio (開關比)下降了約 1.5 個數量級；元件 R15_F0 的 SS 較元件 R0_F150 上升了約 61%，On/Off ratio 下降了約 2 個數量級，經過閘極區域離子 轟擊的元件皆會因通道損傷造成開關特性變差，而經過兩次閘極區域離子轟擊的 元件R15_F150 其 SS 則上升了約 104 %，通道損傷更為嚴重。
為了確認通道是否因離子轟擊而有所損傷，我們萃取了四顆元件的 Ron (導 通電阻)，萃取方法為取電晶體 ID - VDS曲線圖中，在固定閘極偏壓下其主動區間 的斜率，斜率分之一即為Ron，圖2.23 為四顆元件在閘極偏壓為 1 V 下之 ID - VDS
曲線圖，元件R0_F0 的 Ron為0.67 Ω • cm；元件 R0_F150 的 Ron為0.73 Ω • cm；
元件R15_F0 的 Ron為0.7 Ω • cm；元件 R15_F150 的 Ron為1.19 Ω • cm，由圖可 知，經過氟離子處理與閘極掘入製程的元件R15_F150 其主動區的斜率有明顯的 下降，因此 Ron大幅上升，將四顆元件的Ion (導通電流)與 Ron對Vth作圖，如圖 2.24，相較其他三顆元件，元件 R15_F150 的 Ion與Ron都有明顯的變化。
圖2.25 為四顆元件在固定頻率下量測之電容-電壓特性圖，經過氟離子處理 的元件R0_F150 與經過閘極蝕刻製程的元件 R15_F0，平帶電壓都有正向平移的 現象，結合兩種製程的R15_F150 則有更大的平帶電壓偏移量，與圖 2.21 的結果
相吻合，未進行閘極掘入蝕刻製程的元件R0_F0 與 R0_F150 最大電容值分別為 336 nF/cm2與337 nF/cm2，而經過閘極掘入製程的元件R15_F0 最大電容值約為 397 nF/cm2，電容值因氮化鋁鎵的厚度變薄而上升，可吸引更多的電荷，獲得更 大的電流，也與量測到元件之I-V 特性相符合，元件 R15_F150 最大電容值約為 380 nF/cm2，理論上也可量測到與元件R15_F0 相同的電容值，但在閘極偏壓接 近1 V 時，蕭特基接面順向導通，此時會有電子流出閘極，造成電容值的下降，
因此無法量測到飽和時的電容值，由此結果可知，經過氟離子處理與閘極掘入製 程的元件R15_F150 其電容值並無下降的趨勢，理論上可獲得與其他三顆元件差 不多大小的電流值，可由此結果推斷經過兩次離子轟擊的元件其通道的損傷確實 較其他三顆元件嚴重，下一節的實驗將會加入表面修復的製程，用以提升元件的 特性。
Sample 2 R0_F0 R0_F150 R15_F0 R15_F150
Vth
(臨限電壓)
-3.82 V -2.38 V -2.55 V -1.2 V
Ion
(汲極導通電流)
395 mA/mm (VG = 0.75 V)
397 mA/mm (VG = 1.82 V)
409 mA/mm (VG = 1.65 V)
295 mA/mm (VG = 3 V) SS
(次臨限斜率)
107 mS/mm 154 mS/mm 173 mS/mm 219 mS/mm
On/Off ratio (開關比)
106 5x104 104 104
表2.5 元件 B1 ~ B4 數據整理表
圖 2.21 (a) R0_F0 (b) R0_F150 (c) R15_F0 (d) R15_F150 電晶體之ID – VDS特性曲線圖
圖 2.22 電晶體之 ID - VGS特性曲線圖 (a)線性作圖 (b)對數作圖
圖2.23 相同閘極偏壓下不同電晶體之 ID - VDS特性曲線圖
圖2.24 元件 B1 ~ B4 之導通電流與導通電阻對臨限電壓關係圖
圖2.25 電晶體在 1MHZ 頻率下量測之電容-電壓特性圖
第3章 氮化鋁鎵/氮化鎵金氧半高電子遷移率電晶體 之製程開發與不同製程下之特性探討
3.1 結合閘極堀入製程與氟離子處理之金氧半高電子遷移 率電晶體製作
3.1.1 電晶體磊晶結構與製程條件變化的介紹
此小節使用與 sample 2 相同磊晶條件的晶圓製作元件，我們將此晶圓命名成 sample 3，此片晶圓與 sample 2 差別在於氮化鋁鎵障壁層的厚度從 37 奈米增加 至45 奈米，因氮化鋁鎵的自發性極化效應會隨著厚度而增加，進而產生更高的 電子濃度，表3.1 為 sample 3 的霍爾量測結果，電子濃度確實較 sample 2 為高，
但電子遷移率卻因較差磊晶的品質而下降，sample 3 的磊晶結果雖較 sample 2 為 差，但本章節主要目的是探討熱退火修復對元件的影響，故保留品質較好的 sample 2，改以 sample 3 進行本小節實驗。實驗磊晶結構示意圖如圖 3.1 所示。
在第2 章節的實驗中，我們結合氟離子處理與閘極掘入製程，成功使臨限電 壓正向偏移約2.62 V，但其仍為常開式元件，但在進行氟離子與閘極處理製程時 勢必會使電流密度下降，若要獲得更大的電流密度則必須施加更大的閘極偏壓，
但由於閘極金屬與半導體間是個蕭特基接面，當閘極偏壓過大時則會有順向電流 的產生，此即為閘極漏電流，會影響元件的開關特性，因此閘極介電質的引入有 利於製作出高功率元件。本次實驗製作出四種不同製程條件的電晶體，製作出來 的元件分別稱為 C1、 C2、 C3 和 C4，四種元件的製作流程及元件完成示意圖 如圖 3.2，C1 為未進行任何處理的元件；C2 為結合氟離子處理與閘極掘入製程 的元件，C1 結構與 2.3 小節的 B1 相同，作為標準片，C2 結構與 B4 的結構相同，
差別在於進行完閘極蝕刻與氟離子處理後進行了閘極區域熱退火修復的動作，有 別於2.2 小節採用的 700oC 熱退火，為了避免閘極區域氟離子的散逸，以及氮化 矽保護層因高溫而有破損的現象(圖 3.3)，此次選用 400oC 的修復溫度，在氮氣 環境中退火10 分鐘，拉長時間期望有與 700oC 相同的修復效果；C3 與 C4 的結 構與製程步驟皆與C2 相同，差別在於進行完閘極區域熱退火的修復後，蓋上氧 化鋁(Al2O3)做為閘極區域的介電質，C3 成長了 10 奈米的氧化鋁，C4 則成長了 20 奈米的氧化鋁，用以比較氧化層厚度對臨限電壓的影響，而由於介電質的加 入會使閘極金屬離通道距離增加，降低閘極的控制能力，因此閘極掘入蝕刻的深 度較元件 C1 深，四種元件製程變化的相關條件整理如表 3.2，詳細的製程步驟 將在下一小節說明。
Sample 3 片電阻(Ω/sq) 616 電子遷移率(cm2/V-s) 1166
載子濃度(1/cm2) 9.6 10 表 3.1 Sample 3 霍爾量測之材料特性
元件編號 閘極掘入蝕刻深度 (奈米)
氟離子施打時間 (秒)
氧化鋁沉積厚度 (奈米)
C1 0 0 0
C2 15 150 0
C3 20 150 10
C4 20 150 20
表3.2 元件 C1 ~ C4 之製程變化與條件整理
圖 3.1 晶圓 sample 1 之磊晶結構圖
圖3.2 元件製作流程與結構示意圖
圖3.3 氮化矽鈍化層經 700oC 熱退火後顯微鏡下拍攝圖
Device C1
Device C4 Device C3
Device C2
3.1.2 電晶體製作流程
本次實驗延續 2.3 小節實驗的結果，並加上閘極氧化層的結構，期望能降低 閘極漏電流，使閘極能承受更大的偏壓，藉此獲得更大的電流，但在2.3 小節的 實驗中發現，閘極區域會因離子轟擊而造成損傷，因此在此小節實驗中加入了閘 極區域熱處理修復的動作，為了確認此修復方法對元件的影響，我們先製作了 C1 和 C2 兩顆元件，之後再製作有氧化層結構的元件 C3 和 C4，製作順序不同
，但參數和條件相同，由於製程步驟與2.3 小節大致上相同，此次製程示意圖會 稍微簡化，如圖3.4。
1. 試片表面清洗
將試片置於裝有丙酮(ACE)的燒杯中，接著將燒杯放置於超音波震洗機中震洗五 分鐘，其目的是除去表面上的有機物以及油脂，將試片從丙酮燒杯中取出以異丙 醇(IPA)將試片表面脫水乾燥，以氮氣將試片吹乾，再置於攝氏 110℃的熱平台(hot plate)上烤三分鐘，以去除水分。
2. 電晶體隔離的製作
利用感應耦合式電漿離子蝕刻機蝕刻出高台，使用的氣體為Cl2 / BCl3，深 度約為250 奈米，與 2.3 小節實驗相同。
3. 汲源極歐姆金屬製作
本次實驗選用的歐姆接觸金屬仍為鈦/鋁/鎳/金(Ti/Al/Ni/Au)，利用電子束蒸 鍍歐姆接觸金屬，掀離完金屬後除去剩餘的光阻，置入快速熱退火機台進行退火 動作，sample 3 使用 850°C 的熱退火溫度，有最低的歐姆接觸阻值，並在氮氣環
境下退火30 秒。
4. 鈍化層沉積與定義閘極區域
進行完快速熱退火後，元件C2、C3 和 C4 送進電漿輔助式化學氣相沉積儀 器的腔體中，生長 150 奈米厚的氮化矽，元件 C1 則無此鈍化層。
生長完鈍化層後，以黃光微影定義閘極區域，再進行閘極區域氮化矽的去除，
元件C2、C3 和 C4 皆利用反應式離子蝕刻機台去除氮化矽，使用的氣體與流量 皆與 2.3 小節實驗相同，蝕刻率約為 15~20 Å/s，為了確保氮化矽的完全移除，
用超出速率計算50%的時間蝕刻，時間為 150 秒。
5. 閘極掘入蝕刻
將元件C2、C3 和 C4 的閘極區域之氮化矽移除之後，接著用感應耦合式電 漿離子蝕刻機進行閘極堀入的製程，此次實驗仍使用Cl2 / BCl3氣體蝕刻障壁層，
進行元件C2 的閘極掘入製程時，測出的蝕刻率約為 2.08 Å/s，蝕刻 15 奈米深度 的時間約為72 秒；進行元件 C3 和 C4 的閘極掘入製程時，測出的蝕刻率約為 1.53 Å/s，蝕刻 20 奈米深度的時間約為 120 秒。
6. 氟離子電漿處理
在進行完閘極掘入製程後，將元件C1、C2 和 C3 放入反應式離子蝕刻機台內進 行氟離子電漿處理，施打的氣體與條件皆與2.3 小節相同，氟離子處理的時間皆 為150 秒。
7. 閘極區域熱退火修復
進行完氟離子處理後，移除光阻並將元件 C2、C3 和 C4 放入快速升溫熱退 火機台進行修復動作，熱退火溫度為400 度 C，在氮氣環境中退火 10 分鐘，
8. 氧化層沉積
進行完熱退火修復的動作後，將元件 C3 和 C4 放入原子層沉積(ALD)機台中，
分別成長10 奈米和 20 奈米的氧化鋁，元件 C1 和 C2 則無此步驟。
9. 閘極與場板金屬蒸鍍
進行完上述製程後，利用電子束蒸鍍閘極金屬，此次選用的金屬仍為鎳/金，
蒸鍍完成後進行掀離的動作，去除殘餘光阻。
10. 汲源極金屬接觸洞蝕刻
最後進行元件C2、C3 和 C4 汲源極金屬區域氮化矽保護層的移除，但由於 元件 C3 和 C4 氮化矽上有覆蓋一層氧化鋁，進行完黃光微影定義汲源極金屬的 接觸洞後，需先利用二氧化矽蝕刻液移除氧化鋁，蝕刻率約為1 nm/s ，為了確 保氮化鋁的完全移除，元件C3 和 C4 蝕刻的時間分別 15 秒和 30 秒，為超出速 率計算50%的蝕刻，之後在將元件 C2、C3 和 C4 放入反應式離子蝕刻機台利用 四氟化碳氣體蝕刻，三顆元件的蝕刻時間皆為150 秒，為超出速率計算 50% 的 蝕刻時間，至此，完成元件所有製程。
圖3.4 元件製程簡化示意圖
3.1.3 電晶體直流特性分析與討論
此次實驗利用2.3 小節的製程步驟製作元件，並加入閘極氧化層藉以降低漏 電流，元件C1 未進行任何處理，做為磊晶品質測試的標準片；元件 C2、C3 和 C4 為結合氟離子處理及閘極掘入製程的元件，同時，元件 C3 和 C4 加入了閘極 氧化層，為金氧半結構的電晶體，我們重新將四顆元件命名方便區分，C1 命名 為Standard(標準片)； C2 命名為 R15_F150_O0 (即為閘極掘入深度 15 奈米，氟 離子處理時間150 秒，氧化層厚度 0 奈米，元件 C3 和 C4 亦以此方法命名)； C3 命名為 R20_F150_O10； C4 命名為 R20_F150_O20。這小節討論的電晶體線寬 與 2.3 小節相同，閘極長度為 2 微米，閘極寬度為 60 微米，閘極至汲極及源 極距離皆為3 微米。
我們首先就元件C1 和 C2 的結果做探討，目的是確定 400 度 C 閘極區域熱 退火修復的效果，圖3.5 為元件 C1 和 C2 之 ID - VDS特性曲線圖，量測條件為源 極接地0 V，閘極偏壓由-5 V 量測至 2 V，汲極偏壓由 0 V 掃至 8 V，元件 Standard 在閘極偏壓為2 V 時 Idss約為435 mA/mm；元件 R15_F150_O0 在閘極偏壓為 2 V 時的 Idss約為 238 mA/mm，相較元件 Standard 下降了約 45 %，元件 Standard 在閘極偏壓為2 V 時的 Ron為0.97 Ω • cm；元件 R15_F150_O0 則為 1.31 Ω • cm，
相較元件Standard 上升了約 35 %，通道的阻值仍因離子轟擊而有上升的現象。
圖3.6 為元件 C1 和 C2 之 ID - VGS特性曲線圖，由圖3.5 (a)，元件 Standard 和R15_F150_O0 的 Gm分別為83 mS/mm、 74 mS/mm，下降約 11 %，經過氟離 子處理與閘極蝕刻製程的元件有較差的特性，與2.3 小節結果相同，由圖 3.5 (b) 可知元件的開關特性，元件Standard 的 Vth為 -4.06 V，SS 約為 114 mV/dec；元 件R15_F150_O0 的 Vth為 -2.06 V，SS 約為 250 mV/dec，經過氟離子處理與閘 極蝕刻製程的元件其Vth正向偏移約2 V，在相同 Vov (Vg - Vth)下元件 Standard 和R15_F150_O0 的 Ion分別為200 mA/mm (Vg = -1 V)和 190 mA/mm (Vg = 1 V)，
![圖 1.3 室溫下半導體的晶格常數與能隙圖[7]](https://thumb-ap.123doks.com/thumbv2/9libinfo/9605655.631709/18.892.207.784.111.538/圖13室溫下半導體的晶格常數與能隙圖7.webp)
