教育部教學實踐研究計畫成果報告
Project Report for MOE Teaching Practice Research Program
計畫編號/Project Number：PSK1080117
學門專案分類/Division：技術實作
執行期間/Funding Period：108/08/01-109/07/31
半導體實體設計學用落差改善 進階混訊實體晶片佈局設計
計畫主持人(Principal Investigator)：陳伯奇 教授
執行機構及系所(Institution/Department/Program)：國立臺灣科技大學 電子工程系 成果報告公開日期：
■立即公開 □延後公開(統一於 2022 年 9 月 30 日公開)
繳交報告日期(Report Submission Date)：109/09/07
半導體實體設計學用落差改善
一. 報告內文(Content)
1. 研究動機與目的(Research Motive and Purpose) (1) 教學實踐研究計畫動機
半導體產業係國家經濟命脈，根據世界半導體統計，台灣整體半導體 產值為世界排行第二，且占國內生產總值 15%，半導體產業在台灣占有舉 足輕重的地位，由此可知培養半導體產業人才是如此重要，校園內必須結 合台灣最最重要的半導體產業，鞏固台灣的經濟命脈與發展。然而，隨者 半導體產業技術日新月異，不斷增加晶片內所能容納的電晶體數量，由摩 爾定律(Moore’s Law) [1]可知，積體電路中每單位電晶體數量每兩年會應加 一倍，而國內半導體生產技術已從2000 年 0.13 微米量產，2017 年 10 奈米 量產，到2020 年預計量產 5 奈米，如圖一所示 ITRS 2013 預測半導體閘極 寬度與製程技術[2]。
圖一、ITRS 2013 預測半導體閘極寬度與製程技術[2]
先進製程不僅增加了IC 設計的困難度，也影響 IC 佈局所考量的製程 因素，在舊製程所使用的佈局技巧，未必能全部通用在先進製程中，此為 目前學術界所面臨的問題，畢竟學術界難以跟上業界先進製程新技術研發 的步調，使得過往在課堂中所授予學生的傳統理論與概論方面知識，相較 於實際應用面會與先進製程技術稍嫌有落差，希望藉由半導體產業的業師 輔助IC 佈局課程的課堂教學，依照現階段的研發經驗提供相關技術資訊，
改善學生學用落差，另一方面，也希望由學校協助訓練產業界所需要的人 才。
(2) 教學實踐研究計畫主題及研究目的
本研究計畫主要為顛覆傳統師生互動、改善學習動機、讓學生了解實 作成敗之關鍵因素。由傳統單向之教師教學，改成業師與老師協同學生多
邊、雙向互動，學生實作之題目不但由業師擬定，其成果亦由業師過目、
給予反饋與建議，讓學生充分了解相關成果之成敗關鍵因素，且預計部分 實作分數亦將由業師視學生團隊的互動過程與成果予以評定，應可大幅提 高學生的學習動機與效率。
改善傳統教學現場：
部分課程將實際到公司現場教授，讓學生們真刀實槍地體驗業界每天實際 面的問題與場域，一方面提升學習興趣，另一方面提早做好進入職場的心 理準備。
改善師生互動模式：
打破老師單方面傳授，由師生與業師三方互動。另一方面，教學過程會同 步錄影，作為學生是後複習與未來學生課前預習之用，提升學習效率。未 來導入磨課師(MOOCS)教材以供學生作為課後複習。
制定學生期末報告分享：
在期末課程結束前，由學生分組上台報告，並由業師親臨指導，點出箇中 優劣，讓學生們彼此學習，再次打破單邊知識傳輸的傳統框架。e.g. 以 8- bit DAC 高精度布局為例，讓同學分組討論、報告主要元件(如：電容陣列) 如何佈局以達成同重心要求並降低雜散成分影響。
2. 文獻探討(Literature Review)
隨著晶片內電晶體數量逐漸增加，而性能和效能要求也不斷提高，晶 片佈局除了需要考量寄生電路、元件匹配度、製程變異、晶片面積、雜訊 影響……等，越先進的製程，對於元件特性影響更顯著，嚴重會影響到晶 片的良率與效能，以往的類比積體電路設計流程為制定規格、電路設計模 擬、佈局規劃、電阻電容寄生模擬，若模擬結果不如預期則需反覆修改佈 局再加以改良再模擬，因此到晶片佈局完成後發現問題，程序來往就耗費 掉不少時間，可能導致晶片延後量產。由於製程的演變，半導體元件的尺 寸需要不斷縮小，會面臨到物理與材料特性極限，經過製程變異後，元件 特性越易受到改變，因此造成設計端許多無法預知的結果。
為改善設計端所面臨的問題，而現今是使用實體佈局設計的方式改變 設計流程，以自行開發的程式在積體電路設計端就可以模擬晶片的仿真元 件特性，在應用於28 奈米以下包含 20 奈米、14 奈米、10 奈米、7 奈米的 設計端額外增加設計[3]規則、元件特性模擬、增加驗證工具，依照不同製 程下訂製各個不同的可製造性設計(DFM; Design For Manufacturing) (DEM;
Design Enabled Manufacturing)程式，以獲取更精準的元件與線路間的寄生 效應，提前改善佈局後所產生的寄生效應等問題，以降低重複驗證時間以 及提升良率，如此一來即可節省產品研發時間。然而這些方式都是學術界 所缺乏的知識。透過此研究計畫，可以讓學生了解到以往的設計流程已逐 漸被取代，學習如何以最有效率的方式，解決晶片設計與佈局所遭遇的問 題。
3. 研究問題(Research Question)
隨著製程不斷的快速演進，學界所使用的觀念及技術落後，並且無法 快速更新相關知識及技術，使得與業界出現一大距離，造成學生在學期間 出現對先進製程的陌生以及無法學期其所使用新的觀念，以致當學生初次
踏入業界時，將會深刻感受到一大學用落差。透過業師授課及經驗分享，
將能有效地將業界的知識及觀念快速帶入學校。
4. 研究設計與方法(Research Methodology) (1) 研究設計說明
本課程目標為讓學生學習如何在設計端增加設計規則、元件特性模擬 及驗證工具，依照不同製程下訂製各個不同的可製造性設程式，熟知先進 製程的設計流程與既有流程在類比電路的差異。先介紹基礎理論與觀念，
讓學生熟悉基本概念，再由業師分享實務上會遇到的問題，以及工程師是 如何解決設計上與佈局上的難題，再透過佈局設計專題，讓學生從作業的 方式熟悉實務技能，從中可經由業師們的回饋，讓學生更增進佈局能力。
成績考核方式如表一所示：
表一、成績考核 評分項目 比重
出席率 基礎理論測驗
佈局作業 業師專題一
期末測驗
預計授課進度表：
週次 課程主題 內容說明
1 類比設計介紹 介紹基礎類比電路與製程簡介。
2 半導體製程介紹
介紹先進製程中, 尤其是低功率 /高頻類比設計上 關於可製造設計(DFM; Design for manufacture)效 應的影響，以及防制方法。
3 非理想效應解決方案 介紹晶片生產製程中所造成的非理想效應及解決 方法。
4 元件佈局教學一 介紹電晶體的佈局方式及佈局案例。
5 實體上機操作教學 佈局軟體教學 Cadence, Calibre, HSPICE, and LABs 6 元件佈局教學二 介紹電阻的佈局方式及佈局案例。
7 元件佈局教學三 介紹電容的佈局方式及佈局案例。
8 晶片電源佈局規劃 介紹晶片設計中，電源佈局的如何考量與常見的佈 局問題如靜電效應、寄生效應。
9 實體佈局設計介紹
介紹實體佈局設計，包含設計流程開發自動化成是 開發，寄生效應萃取、電磁效應模擬、輸出端靜電 效應考量、自動設計軟體維護、模擬驗證檔案開發、
輸入輸出端點規劃。
10 期中考
11 系統效應介紹與其防 治及驗證方法
介紹 SOC 設計中, 關於系統晶片靜電的問題與如 何防治這類問題產生，並如何於電路設計時就發現 這類問題以及於晶片佈局完成後如何驗證。
12 實體設計流程 介紹類比設計流程中與實體設計關聯議題，元件系 統靜電問題/封裝問題/電晶體失效...等問題。
13 自動化設計軟體維護 介紹
介紹類比設計流程中如何用程式來檢查 GDS, 說 明如何以有效率的方式驗證。
14 靜電防護佈局 介紹靜電防護原理與佈局方式以避免晶片受到靜 電破壞。
15 晶片失效機制介紹 介紹各類晶片失效機制如閘鎖效應、寄生效應、製 程偏移…等。
16 業師實際案例說明
學習如何在晶片設計難度提升時，又可提升晶片效 能，經由業師介紹產業界實際晶片生產時所遭遇的 問題以及改善方式。
17 實體設計良率挑戰
說明在實際晶片量測時可能遇到的實體相關問題，
並且如何以自動化設計軟體加以改善並制定規範 導入設計流程中。
18 期末分組報告
(2) 研究步驟說明
A. 研究架構
首先以半導體先進製程基礎理論為出發，跨域整合類比、數位以及 EDA 軟體，打破科系界限，涉獵各種軟硬體知識，搭配實際案例及業師講 解導入業界晶片設計佈局經驗及案例，厚植未來進入產業之就職競爭力。
由業師與其同仁從產業現場的問題出發，擬定契合實際的題目讓學生分組 動手實作，培養最務實之解決問題與團隊合作能力，學生以 2-3 人一組實 際完成業師提供專題題目的方式，除了訓練團隊合作也與業師密切合作，
學習解決產業現場發生的問題，提早面對、儘量儲備未來職場所需的團隊 合作與整合能力。
B. 研究範圍
課程範圍為類比積體電路各元件佈局、佈局可靠度驗證IR/EM/IO ESD、
自動化設計軟體維護。教材為自製投影片及業師提供之講義，實際操作方 面，使用業師所提供的製程檔案供學員模擬實習。
C. 研究對象
修課學員以電子電機背景為主，具有積體電路設計相關學程，且無先 進製程電路設計相關經驗。
D. 研究方法及工具
以期中考及期末考結果推論學員對於理論的熟悉程度。依照學生個別 差異，由業師與其同仁親自指導相關實作題目，依據學生個別差異及表現，
給予指點，指點其實作成果之優劣，”趨吉避凶”以適才適性大幅縮短學 習曲線。
E. 實施程序
如課程安排，先介紹理論及軟體操作部分，以一堂上機實作課加強學 生軟體操作，再由業師分享案例與解決問題方式瞭解實際案例，最後完成 實際完成業師提供專題題目。
5. 教學暨研究成果(Teaching and Research Outcomes) (1) 教學過程與成果
A. 教學過程之問題
原初計畫安排與奇景光電合作開設本課程，如表二所示安排，但由於 與原接洽人之間出現不可抗力之因素，造成無法依照原訂計畫合作授課。
但因計畫主持人長期與產業界有密切的合作關係，而立即與台積電及南亞 科兩大半導體公司聯繫並討論安排開設本課程，課程安排如表三所示。
表二、原訂業師授課表
課程名稱 業師安排
晶片電源佈局規劃
吳展良 (奇景光電) 實體佈局設計介紹
系統效應介紹與其防治及驗證方法 實體設計流程
(先進製程數位佈局設計) 自動化設計軟體維護介紹
業師實際案例說明 實體設計良率挑戰 (先進製程類比佈局設計)
產學 結合
理論 授課
業師 經驗
案例 分享 期中
測驗 軟體
操作 專案 製作
表三、實際業師授課表
課程名稱 業師安排
半導體製程介紹 施江林(南亞科) 實體佈局設計介紹 黃智奕(南亞科) 靜電防護佈局 呂增富(南亞科) Digital layout design in leading technology 江庭瑋(台積電) 自動化設計軟體維護介紹 呂承恭(南亞科) 業師實際案例說明 陳書群(南亞科) Analog layout design in leading technology 劉守銘(台積電) 江庭瑋(台積電) 在108 學年度下學期依照計畫開設「進階混訊實體晶片佈局設計」之 積體電路相關佈局課程，課程中間穿插搭配業師授課，其實際授課時間如 表四所示。
表四、業師實際授課日期及課程內容
公司 日期 主題 講師
南亞科 3 月 3 日 半導體製程介紹 施江林 南亞科 4 月 14 日 實體佈局設計介紹 黃智奕 台積電 5 月 5 日 Digital layout design in leading technology 江庭瑋 南亞科 5 月 12 日 自動化設計軟體維護介紹 呂承恭 南亞科 5 月 19 日 靜電防護佈局 呂增富 南亞科 6 月 2 日 業師實際案例說明 陳書群 台積電 6 月 9 日 Analog layout design in leading technology 劉守銘 江庭瑋 因今年開學前全球爆發嚴重特殊傳染性肺炎(COVID-19)之疫情，造成 教育部宣布 108 學年下學期延後開學，於是在開學前進行課程微調，配合 課程規劃及業師教學進度，其規劃如表五所示。在開學前，主持人先行利 用影音設備錄製第0 週課程，以利學生在開學之際即能順利踏上學習軌道。
在課程規劃中，除了安排七堂業師授課外，也規畫著兩堂上機實作教學課 程，並訂定其作業，使學生能夠進行實務學習，並能獲得學習狀況之依據。
表五、實際課程規劃
週次 課程內容 授課講師 業師之工作機構
第0 週 類比設計介紹(線上課程) 主持人
第1 週 半導體製程介紹 施江林 南亞科
第2 週 非理想效應解決方案
主持人 第3 週 重要元件佈局教學(一)
第4 週 重要元件佈局教學(二) 第5 週 上機實習(一) 第6 週 晶片電源佈局規劃
第7 週 實體佈局設計介紹 黃智奕 南亞科 第8 週 系統效應介紹與其防治及驗證方法
第9 週 上機實習(二) 主持人
第10 週 Digital layout design in leading technology 江庭瑋 台積電
第11 週 自動化設計軟體維護介紹 呂承恭 南亞科
第12 週 靜電防護佈局 呂增富 南亞科
第13 週 晶片失效機制介紹 主持人
第14 週 業師實際案例說明 陳書群 南亞科
第15 週 Analog layout design in leading technology 劉守銘
江庭瑋 台積電 第16 週 期末專題研究及討論(一)
主持人 第17 週 期末專題研究及討論(二)
第18 週 期末專題報告
由於原合作業師因故無法參與，修課學生沒辦法到業界現場臨摹，加 上臨時替代上陣的業師群無法在短時間之內備妥測驗與專題題目，故將成 績考核稍作修改，如表六所示：
表六、實際成績考核 評分項目 比重
出席率 10%
佈局作業(一) 20%
佈局作業(二) 30%
期末測驗 40%
B. 教學成果
I. 產生新教材：由業師提供最新、最貼近業界現場的技術與教材，開發 貼近業界需求的實體設計教材業師與其同人協同指導、跨領域學習數 位類比以及EDA 各相關領域知識。
II. 製作系列線上課程：教學過程同步錄影，並上傳至 YouTube 影音平台，
如圖二所示，其觀看次數遠超過修習學生數。線上課程能夠提供同學 課後複習與未來學生課前預習之用，提升學習效率。除了透過課程同 步錄影以製作線上課程外，主持人更利用課外時間錄製補充影片。在 主持人參與第31 屆超大型積體電路設計暨計算機輔助設計研討會時，
與來自中興大學的學生交流過程中得知此線上課程已成為他校 IC 相 關實驗室的輔助課程之一。由此可知，製作線上課程不只造福台科大 的學生，更幫助全台的學生。
圖二、線上課程
圖三、線上課程之觀看次數分析
III. 具體教學改善：在台灣甚至全世界，絕大部分的教師只專注在電路設 計教授，只有非常少數的老師願意著墨半導體佈局課程，因為與理論 較為脫鉤，需要非常多的實作經驗。但即便如此，半導體佈局課程仍 與業界真刀實槍面對的實體設計有很大的鴻溝，就因為業界面臨全世 界各地的強力競爭，需天天面對問題、解決問題，所累積下來的龐大 實體設計經驗絕非校園內的師生可以與之相比，藉由此課程的合作，
可以儘早將業界的經驗引入教材中，讓學生提早面對產業現場真實的 狀況、培養足夠的基礎，以便在畢業後迅速融入業界團隊。此乃三贏 的做法，校園師生可以業界獲得最新、最實際的技術與知識，業界則 可以將 on-site training 提早置入校園教學，加速所需的人才培育，部 分實現”自已的人才自己教”的理想。當初協助本計畫撰寫之專任助 理(主持人指導之畢業生)也因此轉換跑道進入台積電總部之佈局部門
服務。另外，協助本計畫課程助教之一也確定進入台積電總部之佈局 部門服務，可說是一砲雙響，證明課程的安排貼近業界需求，大幅提 升學生的實作能力與職場競爭力。課程結束後，多位修課之應屆畢業 生更應徵申請南亞科、台積電之相關職缺。
IV. 學生學習成效改善：本課程除了帶領學員廣泛涉獵各種高精度、高匹 配之類比積體電路實體佈局技巧，同時了解記憶體與晶圓代工兩大產 業之異同與最先進之技術，也詳細說明晶片設計良率改善之方式，由 業師從公司現場所面對的問題中提出一些學生能力可以解決的問題讓 學生分組實作，由於問題來自現場，所以可以養成學生們解決現場問 題的能力，也讓學員提早體驗半導體實體設計真實職場、培養最新知 識、團隊合作解決問題。上課期間不只學生與業師互動頻仍，也有學 生詢問工作機會等相關資訊，更有學生請業師指點出國留學事宜，效 益超乎預期。
圖四、實際業師授課情況
圖五、主持人與台積電業師合影
圖六、主持人、台積電業師、課程助教及部分學生合影
圖七、主持人與南亞科業師合影 圖八、主持人與南亞科業師合影 圖九、主持人與南亞科業師合影 V. 未來課程規劃：本課程因故無法依照原訂計畫與奇景光電合作開課，
後來在主持人努力下，順利與台積電與南亞科聯繫並討論開課，意外 譜出新曲。與台積電合作開課時，在討論與交流過程中，決議未來台 積電將至本校合作開設完整之佈局課程，其課程大綱如表七所示：
表七、預計未來與台積電合作之佈局課程大綱
課程內容 預計授課時間(週)
積體電路製程概論 2
積體電路設計流程 1
基本數位邏輯電路介紹 1
積體電路佈局設計流程及型態介紹 1
積體電路佈局設計準則介紹與軟體使用 2
期中考 1
標準元件電路佈局設計介紹 2
記憶元件電路佈局設計介紹 2
類比元件電路佈局設計介紹 2
佈局設計實作計畫題目講解與實作 1
佈局設計實作計畫提問與指導 1
佈局設計實作計畫提交＋佈局設計競賽 1 (2) 教師教學反思
A. 歷年教學評量成績差異：表八為 108 學年度與 105 學年度積體電路佈 局課程之教學評量資料表。積體電路佈局課程在積體電路相關課程中 偏向實務型課程，在 105 學年度佈局課程教學評量分數較差，甚至分 數比本系研究所選修課之教學評量低，今年透過本計畫的安排，以搭 配業師授課、線上課程輔助…等規劃，在學生的學習感受上明顯較好，
故也得到分數較高之教學評量回饋，課程之教學評量也高於本系研究 所選修課平均。
表八、課程教學評量
學年度 108 105
本課程總平均 4.66 4.40 本系研究所選修課平均 4.60 4.56 (3) 學生學習回饋
A. 課程互動：課程期間不只是學生單方向的在課堂上吸收知識，學生在 課堂中勇於向講師提問受教，課堂後也會私下請教課程助教，而學生 與互動頻仍，詢問工作機會等相關資訊以及請業師指點出國留學事宜。
B. 兩校學生學習差異：因本校與臺大及臺師大兩校成立臺灣大學聯盟，
並開放學生跨校修課，以致於本計畫課程除了有臺科大學生修課，更 有臺大的學生跨校選修本課程。表九為前段與中段修課學生的成績表
現，並將臺科與臺大兩校學生其佈局作業平均及期末報告進行分析，
發現臺科學生在實務(佈局作業)上，相較於臺大學生明顯優異；而在理 論(期末報告)表現上，臺大學生的表現明顯優於臺科學生，如表十所示。
從過去既定的印象，臺科與臺大兩校在實務跟理論上有各自強項，從 本課程依舊驗證此印象。由於本次課程未規定學生分組相關事宜，未 來佈局課程將採用條件式分組，限制學生在分組過程進行兩校混編，
藉此將能發揮兩校各自的優勢，從而互相學習彼此的優點。
表九、修課學生之成績表現 排名 姓名 佈局作業平均期末報告
1 陳O 萱 86.225 94 2 陳O 渝 83.55 94 3 王O 霆 87.4 92 4 李O 諭 79.95 96 5 徐O 恩 81 94 6 廖O 勛 79.3 96 7 蔡O 鴻 80.375 94 8 曾O 萱 80.275 94 9 柳O 亦 82.8 90 10 陳O 銘 78.7 96 11 于O 澤 86.525 84 12 林O 均 78.35 96 13 張O 瑋 84.7 86 14 許O 宏 83.025 88 15 周O 危 82.625 88 16 周O 緯 85.325 82 17 龔O 緯 79.875 90 18 張O 鈞 86.975 76 19 莊O 84.5 82 20 蔡O 修 82.55 82 21 呂O 靜 85 78 22 張O 宇 77.35 88 23 謝O 琳 82.35 80 24 李O 昱 78.5 92 25 黃O 永 85.85 70 26 謝O 祐 79.7 78 27 林O 圻 77.4 80 28 邱O 棟 75.3 82
29 孫O 馨 80.375 74 台科大學生 30 李O 祐 81.1 72 台大學生
表十、兩校優勢分析
佈局作業平均 期末報告平均 台科大學生 82.238 85.826
台大學生 80.782 87.714 6. 建議與省思(Recommendations and Reflections)
雖然計畫執行過程，出現眾多不可抗逆的影響，例如原定業師無法順 利配合，以及新冠肺炎疫情等影響，但在後續處理及調整後，最後獲得出 乎意料的優異成果，不只拉近學界與業界的距離，同時也讓主持人受益良 多，更讓學生有機會學習到過往不曾接觸的課程內容。而此教育合作模式 不只局限於佈局領域，更能推廣至末端的IC 封裝及測試…等方面，並透過 學校與企業的媒合，除了強化學界的教育內容，同時也能為業界培養專業 人才。計畫主持人同時擔任光電半導體工作圈之召集人，一定能為學校與 企業間之媒合給予幫助。
二. 參考文獻(References)
[1] Moore, Gordon. "Progress in Digital Integrated Electronics" IEEE, IEDM Tech Digest (1975) pp.11-13.
[2] "ITRS Homepage. International Technology Roadmap for Semiconductors 2013 Edition,"
[3] L. Capodieci, "Evolving physical design paradigms in the transition from 20/14 to 10nm process technology nodes," 2014 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), San Jose, CA, 2014, pp. 573-573.
三. 附件(Appendix)
圖十、期末報告實際狀況之一 圖十一、期末報告實際狀況之二
