元件定義

有關這次實作製程，運用FAB 原本的 100V/0.5umVDMOS（vertical DMOS）

製程，在不影響原本光罩數與製程流程下，研發出LIGBT 結構，於本節討論中，

就LIGBT 下線規劃談起，而在實作方面可分為兩大分面，分別為光罩規劃與製 程流程。

A. 就光罩而言

以圖5.1 與表 5.1 顯示本次實驗所用光罩與元件結構圖：

圖5.1 光罩結構示意圖

表5.1 實作光罩檔參數表 用了原本100V 的高壓製程，在 P-iso 層的原製程裡主要作為隔離（isolation）層

用，而今要運用此層與基底導通，形成空乏區電荷分享（depletion charge sharing）

效應，所以在製程上，橫向擴散長度方面需要做一調整，以免因為P-iso 層橫向 擴散過長，導致 P-base 層摻雜濃度受到影響，而影響了通道的形成。此時根據 公司給予資料，做了初步規劃，橫向擴散比率，以利日後研發依據。另外在光罩 形狀方面，規劃出三種形狀，為方形、圓形以及原方形，以圖5.2 所示

圖5.2 光罩圖形示意圖（無顏色為閘極端）

所以在本次下線總共規劃出3×3×6 道有效光罩，還外加入測試用 LDMOS 光罩有三道，其中，根據邊緣電場擁擠的效應理論下，以圓形光罩在高功率元件 在耐壓效能方面呈現較佳，在這次初步開發中，也以此形狀為主，而考慮在後期 發展裡，會因為圓形不利於高低壓電路上面積的整合，所以另外規劃方形與圓方 形，以利後期研究。

B. 就製程而言

本次實驗在製程上，基為成本與市場供應問題，晶圓只能固定一批，為P 區域摻雜且濃度為1.78e14cm^-3 的晶圓，之前在第三章計算與第四章模擬也均 以此濃度為重點。另外在磊晶層（N-epi 層）方面，根據第四章最後總結，以 N-epi 層為10um 且摻雜濃度 1e15cm^-3 為主，其他濃度部分只能靠模擬來得知各濃度 上不同所呈現的結果。所以在P-iso、N-buffer 以及 P-base 層裡，為這次下線的 主要重點，給予各摻雜濃度參數，規劃出十二道製程，以下表5.2 為此次下線製 程規劃表。

表5.2 下線製程規劃表

#1 #2 #3 #4 #5 #6 #7 #8 #9 #10 #11 #12

6e17 v v v v v v v

P-iso

1e18 v v v v v

1.5e18 v v v

1.5e17 v v v v v

N-buffer

8e16 v v v v

2e16 v v v v

6e16 v v v v

P-base

8e16 v v v v

為了使表5.2 看起來更簡潔，在單位方面以文字說明，最上一列為製程流程 編號，號碼越大也代表在P-base 摻雜濃度上給予更重摻雜，而在數值上，並非 可以利用第三章有理論公式計算，主要在於模擬上的揣摩與公司資料給予參考，

才訂出以上濃度的圖表。而除了以上製程流程外，其餘各層參數直以下表5.3 所 示，主要利用第三章與第四章模擬資料所得。

表5.3 模擬結果參考表

名稱 摻雜濃度 厚度

N-epi 層 1e15 10um

P+/N+ 5e18 0.5um

P-substrate 1.78e14 90um

綜合以上光罩與製程，實作出LIGBT 元件，在量測方面在以下第二節與第三節 做一說明與討論。