下線規劃模擬

在下線規劃過程中，主要以LIGBT 耐壓達 700V 為前提，在利用 P-base、

P-iso 以及 N-buffer 層做參數調變，希望可以得到一個導通電流高以及耐壓達 700V 以上的 LIGBT 元件。以表 4.4 做一說明，其中陰影地方為新加入摻雜層。

表4.4 各層實作摻雜與厚度

各層名稱 摻雜濃度 厚度

P-substrate layer 1.78e14 90um P-iso layer 6e17～1e18 12um P-base layer 2e16～8e16 3um

N-epi layer 1e15 10um

N-buffer layer 8e16～1.5e18 3um N+/P+ layer 1.5e18 0.5um

綜合前兩節模擬結果後，固定其P-substrate、N-epi 與 N+/P+層，再加入可 以增加電流與維持耐壓的P-iso、P-base 以及 N-buffer 層，表格數值範圍為實作 想要的摻雜濃度範圍。接著定義這次下線的光罩檔以表4.5 所示

N-buffer

8e16 v v v v

2e16 v v v v

6e16 v v v v

P-base

8e16 v v v v

根據表4.5 與表 4.6，作為下線前的光罩與製程規劃，其中在表 4.6 中，規 劃出12 道製程，以調變 P-iso、N-buffer 以及 P-base 摻雜濃度。接著根據所規劃 光罩與製程，模擬出BV 值、Ic 與 Vth。

圖4.19 實作前之模擬 BV 值與 Ic 結果圖

圖4.19 是由表 4.6 所規劃的製程參數模擬出來波形圖，這兩個光罩耐壓均 可以大於700V，而電流以製程數為 1 到 4 的電流為最高。接著利用世界先進公 司提供晶片下線，實作出LIGBT 元件後，再與模擬結果做一比較，以便日後研 發功率LIGBT 元件。

4.4 FAB 製程流程 表4.7 FAB 製程流程表

各層流程 摻雜參數調整 厚度

Wafer start P-substrate:1.78e14 90um

Sac MASK# P-iso

Piso layer P-type:6e17～1e18 12um MASK # NBL

NBL layer

Well drive in for NBL MASK# P-iso

Piso layer P-type:6e17～1e18 12um Nepi layer N-type:1e15 10um

Sac MASK# Sinker

Sinker layer MASK# P-iso

Piso layer P-type:6e17～1e18 12um Well drive part1

Well drive part2 MASK# P-base

P-base layer P-type:2e16～8e16 3um

Sac MASK# N-buffer

Nwell layer N-type:8e16～1.5e18 3um

Pbase drive in Pad oxide 200A Field oxide 5000A

Sac MASK# HVOX

HVOX layer MASK# poly oxide

Gate oxide 420A

MASK# N+/P+

LDDN and LDDP layer

S/D layer P-type and N-type:1.5e18 0.5um

BPSG flow 2um

MASK# contact 2um

Contact etch MASK# metal METAL layer

第五章實作與量測

本章就LIGBT 在實作上的量測，以各項參數做討論，包括元件崩潰電壓（BV 值）、導通電流（Ic）與元件臨界電壓（Vth）。另外也綜合了第二章的元件定義，

第三章基本尺寸與N-epi 層摻雜濃度計算以及第四章元件各參數模擬後，利用 Cadence 製作光罩軟體，規劃元件光罩，配合半導體公司高壓製程技術，開發 LIGBT 功率元件。

5.1 元件定義

有關這次實作製程，運用FAB 原本的 100V/0.5umVDMOS（vertical DMOS）

製程，在不影響原本光罩數與製程流程下，研發出LIGBT 結構，於本節討論中，

就LIGBT 下線規劃談起，而在實作方面可分為兩大分面，分別為光罩規劃與製 程流程。

A. 就光罩而言

以圖5.1 與表 5.1 顯示本次實驗所用光罩與元件結構圖：

圖5.1 光罩結構示意圖

表5.1 實作光罩檔參數表 用了原本100V 的高壓製程，在 P-iso 層的原製程裡主要作為隔離（isolation）層

用，而今要運用此層與基底導通，形成空乏區電荷分享（depletion charge sharing）

效應，所以在製程上，橫向擴散長度方面需要做一調整，以免因為P-iso 層橫向 擴散過長，導致 P-base 層摻雜濃度受到影響，而影響了通道的形成。此時根據 公司給予資料，做了初步規劃，橫向擴散比率，以利日後研發依據。另外在光罩 形狀方面，規劃出三種形狀，為方形、圓形以及原方形，以圖5.2 所示

圖5.2 光罩圖形示意圖（無顏色為閘極端）

所以在本次下線總共規劃出3×3×6 道有效光罩，還外加入測試用 LDMOS 光罩有三道，其中，根據邊緣電場擁擠的效應理論下，以圓形光罩在高功率元件 在耐壓效能方面呈現較佳，在這次初步開發中，也以此形狀為主，而考慮在後期 發展裡，會因為圓形不利於高低壓電路上面積的整合，所以另外規劃方形與圓方 形，以利後期研究。

B. 就製程而言

本次實驗在製程上，基為成本與市場供應問題，晶圓只能固定一批，為P 區域摻雜且濃度為1.78e14cm^-3 的晶圓，之前在第三章計算與第四章模擬也均 以此濃度為重點。另外在磊晶層（N-epi 層）方面，根據第四章最後總結，以 N-epi 層為10um 且摻雜濃度 1e15cm^-3 為主，其他濃度部分只能靠模擬來得知各濃度 上不同所呈現的結果。所以在P-iso、N-buffer 以及 P-base 層裡，為這次下線的 主要重點，給予各摻雜濃度參數，規劃出十二道製程，以下表5.2 為此次下線製 程規劃表。

表5.2 下線製程規劃表

#1 #2 #3 #4 #5 #6 #7 #8 #9 #10 #11 #12

6e17 v v v v v v v

P-iso

1e18 v v v v v

1.5e18 v v v

1.5e17 v v v v v

N-buffer

8e16 v v v v

2e16 v v v v

6e16 v v v v

P-base

8e16 v v v v

為了使表5.2 看起來更簡潔，在單位方面以文字說明，最上一列為製程流程 編號，號碼越大也代表在P-base 摻雜濃度上給予更重摻雜，而在數值上，並非 可以利用第三章有理論公式計算，主要在於模擬上的揣摩與公司資料給予參考，

才訂出以上濃度的圖表。而除了以上製程流程外，其餘各層參數直以下表5.3 所 示，主要利用第三章與第四章模擬資料所得。

表5.3 模擬結果參考表

名稱 摻雜濃度 厚度

N-epi 層 1e15 10um

P+/N+ 5e18 0.5um

P-substrate 1.78e14 90um

綜合以上光罩與製程，實作出LIGBT 元件，在量測方面在以下第二節與第三節 做一說明與討論。

5.2 量測儀器說明與波形圖

在本次開發元件裡，主要針對LIGBT 三個規格來做一量測，包括：崩潰電 壓（BV）、導通電流（Ic）與臨界電壓（Vth）。量測儀器主要有兩台：波形追蹤 器（cure tracer）其最高功率為 2000W，與 HP4156 多端元件量測器，其最大限 流為100mA。在耐壓量測以波形追蹤器作為量測，另外在導通電流與臨界電壓 則以HP4156 作為量測。

本實驗在量測規格方面，崩潰電壓（BV）以元件逆向偏壓在漏電流大於 10uA 時，量測出來定義為崩潰電壓（BV 值），在Ic 電流量測方面則以驅動電壓為 18V，

即閘極端電位為18V，Vac 端電壓以 50mV 漸增做一掃瞄，描繪出電壓與電流波 形圖，並取Vac＝3V 作為導通電流量測參考點，最後在 Vth 方面，Vac 給予 2V，

在逐漸加入閘極電壓，做一電壓掃瞄，在此取得計算GM 程式，定義本實驗之 Vth 為 GM 圖形微分為零之處。以下做圖解說明。

A. BV 量測圖

就崩潰電壓上，使用波形追蹤器（cure tracer），將儀器功率調至最大

（2000W），量測其輸出波形，以圖 5.3 所示

圖5.3 BV 值量測波形圖

圖5.3 表示利用波形追蹤器在量測 BV 值的結果圖，其中為元件電壓與漏電 流關係，此範例元件的耐壓可以到710V，其量測工作為電壓不斷掃瞄，測出漏 電流量，當量測電壓大於710V 時，元件電壓不在隨輸入的測試電壓上升而上升，

到達電壓飽和，此時，漏電流會飆升，若儀器電壓持續上升，龐大的漏電流將使 元件接面處燒毀，形成永久性損毀。另外在元件量測與模擬BV 值上截然不同，

模擬可以精確算至BV 值有多少伏，然而實際量測時，當測試電壓達到 BV 值附 近，則元件P/N 接面容易被穿透，所以在量測上應當注意，不可一次給予過大電 壓，以防止元件損毀。

B. 導通電流 Ic 量測

圖5.4 Ic 電流量測圖

在圖5.4 裡，隨著元件兩端電壓（Vac）的上升，LIGBT 電流以似 BJT 電晶 體導通電流，且與閘極電壓成正比，所以為了節省量測時間，在之後的元件量測 Ic 方面，皆取其閘極電壓為 18V，而一般功率元件對於電路工作方面，閘極電壓 會用低壓電路作昇壓動作來驅動，以提升LIGBT 抗雜訊的能力，所以在量測的 規格上，本實驗定義閘極為18V 與 Vac＝3V 時所測得的 Ic 值，為本實驗 LIGBT 導通電流規格。而在Vac＝3V 處取其電流微分，本實驗定義為 LIGBT 導通電阻 倒數，此為特性導通電阻（Ron,sp）計算依據之一，另外可以發現在導通電壓方 面，LIGBT 元件必須先承受一個 Vcut-in 電壓，此為陽極 P+/N-buffer 接面導通 之壓降，一般在結構改善上可以使用蕭基二極體代替，以降地此電壓，減少LIGBT 功率損耗，本實驗並不在結構在多做模擬與討論，有待日研發與改善。

在這次實驗的對照方面，由於LIGBT 與 LDMOS 功率元件結構上只差在陽 極摻雜不一樣，光罩並未有所改變，所以這次下線也加入LDMOS 對照元件，主

要用於觀察各種元件不同的特性，以便日後研究。

　 　 　 （a）　 　 　 （b）

圖5.5 （a）LDMOS 與（b）LIGBT 電流比較圖

在圖5.5 裡，觀察 LIGBT 與 LDMOS 兩種元件上電流曲線的不同，其中最 大的差別在於，第一，LIGBT 電流明顯大於 LDMOS，其因在於 LDMOS 並沒有 BJT 電流放大問題，第二，LDMOS 並無 Vcut-in 電壓功率損耗較小。然而兩者 除了在電流與Vcut-in 上，因為 LIGBT 有少數載上殘留問題，所以導致頻率下降，

這兩者元件應用於產品上也是有所不同，此處在於第一章有粗略的比較。

C. 臨界電壓 Vth 量測

圖5.6 Vth 量測圖

在圖5.6 裡，臨界電壓（Vth）量測方面，運用 GM 電導計算，在電流微分 方面取其等於零之處，此定義為本實驗之Vth 值，以圖 5.5 所示。一般功率元件 臨界電壓不可太低，不過在高Vth 值的情況下，通道變小，導致導通電子流量也 縮小，所以在電流表現方面便下降不少，因此在抗雜訊與導通電流量方面，需要 做一考量，而一般Vth 的值最好介於 3～5V 內。

5.3 LIGBT 量測結果與討論

本節分別就這次下線所給予變數做一討論，由於元件量測點相當多，如果 一一列出的話顯著複雜，因此以有系統挑選量測點，與依序步驟作以下討論。

A. P-iso 層橫向擴散比率

在討論各量測參數之前，首先討論P-iso 光罩長度變化，在製程裡，由於爐 管溫度變異、或是製程上變異的誤差影響，在橫向長度擴散方面影響極大，此次 實驗由於運用FAB 公司原本的 100V 製程，在 P-iso 長度取得方面資料有限，於 模擬上，擴散長度為其1：1，為了顧及設計完整性，P-iso 層除了原本的 1：1 的比率外，另外加入1：6 與 1：11 等比率，除了對於日後 LIGBT 研發製程上比 較有參考的價值外，也提高了模擬與實作的準確性，相關這層的結構圖，可以參 考圖5.1。所以在討論所有量測結果之前，先就 P-iso 橫向擴散比率量測結果來說 明，以取其準確參考圖5.7 與圖 5.8。

圖5.7 各 P-iso 橫向擴散比率與 P-base 摻雜濃度電壓關係圖

圖5.8 各 P-iso 橫向擴散比率與 P-base 摻雜濃度電流關係圖

在圖5.7 與圖 5.8 裡，取樣三種光罩於 BV 值與 Ic 分佈，發現 P-iso 比率為 1：6 與 1：11 的 BV 值分佈曲線幾乎一樣，而在比率為 1：1 方面，則與另兩段 曲線有所出入，主要乃因P-iso 層橫向擴散過多，影響了形成通道的 P-base 層，

在圖5.7 與圖 5.8 裡，取樣三種光罩於 BV 值與 Ic 分佈，發現 P-iso 比率為 1：6 與 1：11 的 BV 值分佈曲線幾乎一樣，而在比率為 1：1 方面，則與另兩段 曲線有所出入，主要乃因P-iso 層橫向擴散過多，影響了形成通道的 P-base 層，