• 沒有找到結果。

良好元件說明

第五章 實作與量測

5.4 良好元件說明

經由以上三節量測點所討論,基於研究而言,需要將好與不好的範例做一 比較,給予日後研發上的方向,在本節以本下線良好結果為主,其規格訂於BV 值大於710V 與當 Vac=3V 時,Ic 值大於 20mA,以表 5.4 所示,不難發現,以 本實驗元件LIGBT 耐壓達 700V 以上而言,其漂移區長度(Ld)至少要大於 60um,在小於 60um 的範例下,雖然 Ic 值較高,但耐壓並沒有可達 700V 以上的,

另外在表5.4 的陰影範例中,其 Vth 過低,只有 1V 左右,在耐壓與導通電流雖 符合規格情況下,屬於較不良的元件,主要在於抗雜訊能力過差。

表5.4 實作參數表(BV>710V 及 Ic>20mA)

713 29.7 1.09 N-buffer=1.5e17 719 31.68 1.1

P-base=2e16

N-buffer=8e16 710 35.46 3.73 N-buffer=8e16 710 22 4.23

P-base=6e16

P-iso=6e17

N-buffer=1.5e17 724 30.55 4.6 N-buffer=1.5e17 Ld=60um

L-channel=3um Ao=3um

730 28.07 4.61

P-base=8e16 P-iso=1e18

N-buffer=8e16 710 30.46 5.21 P-base=2e16 N-buffer=8e16 710 30.49 5.29

P-iso=1e18

N-buffer=1.5e17 715 24.41 5.68

P-base=6e16

N-buffer=1.5e17 Ld=60um

L-channel=1.5um Ao=3um

724 29.58 5.74 P-base=8e16

P-iso=6e17

N-buffer=8e16

第六章  結論與建議

本文主要在於研發耐壓達700V 的 LIGBT 元件,綜合前五章與模擬結果的 討論,成功實作出耐壓達700V 的 LIGBT 元件,且在 Vac=3V 情況中,其導通 電流約為30mA,除此之外,本實驗所使用之模擬軟體亦可以符合實際製程,主 要在於模擬輸入檔選寫的詳細,與環境參數設定,為日後提供一條可以節省時間 與準確製程的研究環境,至於在改進與研究方面而言,有以下幾點。

A. Ron,sp 的降低

在以耐壓達700V 的情況下,本實驗最低的 Ron,sp 大約為 20mΩ-cm^2,其 值主要與元件面積成正比關係,所以在特徵電阻的降低方法主要在於縮減元件面 積,以下提供兩種結構:1.運用第三層金屬層,如此可以縮減陽極電極面積。2.

採取多個元件並聯元件,如此可以共用陰極部分,大幅縮減元件面積。

B. 操作頻率的提升

本實驗在操作頻率上並未做一量測與討論,日後如果在頻率上可以量測 外,在改善方面也可以利用第二章文獻回顧的陽極短路結構,這方面有待日後的 研究與發展。

C. 高低壓隔離技術

未來功率IC 時代裡,其高壓功率元件與低壓控制電壓的隔離整合仍為重要 課題之一,在功率元件不失其高耐壓與高導通電流下,不影響低壓電路效能,因 此對於Power IC 時代中,以上幾點均為需要注意地方。

參考文獻

[1] S. P. Robb, and J. L. Sutor, “Recent advances in Power Integrated Circuits with High Level Integration,” in Proc. IEEE International Symposium on Power semiconductor Devices and IC’s, 1994, pp.343-348.

[2] J. Tihanyi, “Smart Power technologies,” in Proc. IEEE International Symposium on VLSI and Computer Peripherals, May 1989, pp.5099-5104.

[3] A. O. Adan, T. Naka, A. Kagisawa, and H. Shimizu, “SOI as a Mainstream IC Technology,” IEEE International Symposium on SOI, Oct. 1998, pp.9-12.

[4] P. A. Mawby, T. K. Starke, P. M. Holland, S. Hussain, W. M. Jamal, and P. M. Igic,

“Advanced junction isolation structures for Power Integrated Circuit technology,”

IEEE International Symposium on Microelectronics’2004, May 2004, vol. 1, pp.17-22.

[5] D. W. Green, S. Hardikar, R. Tadikonda, M. Sweet, K. V. Vershinin, and E. M. S.

Narayanan, ”Design and Analysis of Multichannel LIGBT’s in Junction Isolation Technology”, IEEE J. Electron Devices IEEE Transactions, vol.52, no.7, July.2005, pp.1672-1676.

[6] N. Nolhier, G.. Charitat, D. Zerrrouk, and P. Rossel, “Self-Shielded High Voltage SOI Structure for HVIC’s,” in Proc. IEEE Semiconductor Conference, Sept.1996, pp.317-270.

[7] F. Vogt, H. Vogt, M. Radecker, and H. Fiedler, “Smart Power with 1200V DMOS,”

in Proc. IEEE International Symposium on Power Semiconductor Devices and IC’s, May 1997, pp.317-320.

[8] F. R. Pierret, Semiconductor Device Fundamentals, Addison-Welsley publishing Company, 1996.

[9] B. J. Baliga, Power Semiconductor Devices, PWS. Publishing Company, 1995.

[10] L. A. Robinson, D. N. Pattanayak, M. S. Adler, B. J. Baliga, and E. J. Wildi,

“Lateral insulated gate transistors with improved latching characteristics,” IEEE Electron Device Letters, 1996, vol.EDL-7, no.2, pp.61-63.

[11] A. Nezar, K. T. P. Mok, and C. A. T. Salama, “Latch-up prevention in insulated gate bipolar transistors,” ISPSD’93, pp.236-239.

[12] J. Cai, and K. F. Lo, “A latch-up immunized lateral trench-gate conductivity modulated power transistor,” in Proc. IPFA’99, 1999, Singapore, pp.168-172.

[13] T. P. Chow, B. J. Baliga, D. N. Pattanayak, and M. S. Adler, “Comparison of p-channel lateral insulated-gate bipolar transistors with and without collector shorts,” IEEE Electron Device Letters, 1990, vol.11, pp.184-186.

[14] J. K. O. Sin, C. A. T. Salama, and L. Z. Hou, “Analysis and characterization of

the hybrid Schottky injection field effect transistor,” IEDM Tech. Dig, 1986, pp.222-224.

[15] A. W. Ludikhuize, “A review of RESURF technology,” in Proc. IEEE International Symposium on Power Semiconductor Devices and ICs’2000, May 2000, pp.11-18.

[16] M. Imam, M. Quddus, J.Adams, and Z. Hossain, “Efficacy of charge sharing in reshaping the surface electric field in high-voltage lateral RESURF devices,”

IEEE J. Transactions on Electron Devices, vol.51, pp, Jan. 2004, 141-148.

相關文件