系統設計考量

因為低功率及低雜訊是互相權衡的，在此設計先以低雜訊為目 標，再想辦法降低功率消耗。

目前的文獻中記載[13]，如果使用次臨界導通偏壓技術，不含震 盪 器 可 以 用 1.2-mW 完 成 接 收 機 的 設 計 ， 而 且 雜 訊 指 數 大 約 是

7-8dB。但是使用次臨界導通偏壓技術的低雜訊放大器，其雜訊指數

種作法無法達成目標。所以先要針對低雜訊放大器來做改善。

使用次臨界導通偏壓技術，如 2.3.1 節所述，和偏壓在強反轉區 相比，具有低電流的好處，而且 gm對偏壓電流的比例也較高，但是 最大的缺點就是雜訊指數高。將此技術應用至實現低雜訊放大器時，

可能會使得電晶體成為提高雜訊指數的主因。為了降低雜訊指數，在 此實做選擇犧牲功率消耗的表現，將電晶體偏壓在強反轉區。不過將 電晶體偏壓在強反轉區，那麼電晶體的最低雜訊指數大多在1以下，

主導雜訊指數表現的會是被動元件。因此，參考2.4 節，可藉由加入 Cex的方式來降低LNA 的雜訊指數以及所需要的功率消耗。

混頻器和可變增益放大器的部份，選擇使用次臨界導通偏壓技 術，不過電流不可過小，以免雜訊指數過高，導致低雜訊放大器無法 壓抑此部份的雜訊。

總而言之，本實作使用低功率的 LNA，並結合次臨界導通偏壓技 術，使得混頻器和後級的可變增益放大器具有低電流消耗與可接受的 雜訊表現，以設計出功率消耗更低的接收機。整體電路圖如圖(2.35) 所示。

圖(2.35) 結合次臨界導通偏壓技術的接收機電路

2.7.3 電路設計

(1) 電流分配

本實作目標，希望整體電流可以小於5mA，雜訊指數小於4dB， 而顫動雜訊的轉角希望可以盡量低於 1MHz 以下，如此可適用於 Low-IF 或 Direct-Conversion 的系統。為了降低雜訊指數，並且提供 足夠的增益在系統前端以壓抑後端的雜訊指數，LNA 要分配最多的 電流，預計分配 2-3mA，因為有外加的Cex，所以可比上個實作之LNA 需要更少的電流。混頻器採用次臨界導通偏壓技術，大約分配0.5mA 即可有正常的頻寬，轉換增益以及線性度。低頻的可變增益放大器，

由於操作頻率低，此級雜訊指數的要求也不高，故所需要的電流可以 小，大約分配0.3mA。最後，因為on wafer量測，pad數量不足，無 法將四個輸出全部拉出來探測，所以在低頻的可變增益放大器之後還 會外加一個雙端轉單端的放大器，此級分配0.1-0.2mA即可。

(2) 低雜訊放大器

參考[15]，操作在2.4GHz的電晶體，其電流密度在20μA/μm和 10μA/μm 的狀況下，NFmin相差不到 0.1dB，因此，可以在少一半偏 壓電流的狀況下，NFmin 還不會上升很多。上個實作選擇電晶體的電

流密度在 20μA/μm 附近，顯然有許多電流是浪費的。在此選擇電晶

體的寬度為 8μm，finger 數為 40，電流為 2.7mA，電流密度為 8.4μA/μm，在此電流密度並且外加 Cex的狀況下，ft為 11GHz，若希 望 match 到 50ohm 附近，Ls大約選在 1nH 附近。和上個時作相比，

由於電晶體看入的等效電容變大和 Ls變大，使得 Lg變小的情況下也 可以達到阻抗匹配，有效的減少了 Lg的感值，降低 Lg的雜訊貢獻。

各個電晶體和被動元件的大小如圖(2.36)所示，此LNA 因為沒有單獨 下線，不過參考 post-simulation(圖(2.23))的結果可發現，加入 Cex確 實在 NF 及 Gain 差不多的狀況下，降低了電流消耗。在設計上值得 注意的是，負載端的LC tank，其大小選取要配合整體系統考量，因 為後級的負載效應往往會嚴重的影響頻率的準確度，所以 tank 的自 振頻率通常要偏高一點。

圖(2.36) 考量功率消耗的低雜訊放大器

1 2 3 4 5

可知，

1 2 3 4 5

freq (100.0MHz to 6.000GHz)

S(1,1) m18

m19 m18freq=

S(1,1)=0.264 / -47.121 impedance = 65.456 - j27.165

2.400GHz

(3) 次臨界導通主動式混頻器

圖(2.41) 次臨界導通主動式混頻器電路圖

此混頻器的操作原理如 2.5.2節所述，在此不再贅述。RF的輸入 共模電壓選為0.65V，LO的共模電壓為 0.183V，如此偏壓電流大約

為0.5-mA附近。雖然這樣設計，消耗功率很低，但是會遇到幾個問

題：第一是gm值很低，為了得到適當的轉換增益，還有正常的輸出 共模電壓，只能選擇使用大電阻，在此電阻值選擇2k-ohm。在CMOS 製程使用大電阻，容易會因為製程的變異，導致阻值不準確，因此在

layout布局上，拆開成4個500-ohm的電阻串聯，期望降低製程變異

造成的影響。在電流鏡的設計方面，選用logic電晶體，如此可以放 大電晶體的length，電流鏡的輸出阻抗才可以變大，並且降低了電流

(4) 次臨界導通可變增益放大器

圖(2.42) 次臨界導通可變增益放大器電路圖

由於此部份可使用的電流大約是 0.3-mA，因此採用次臨界導通 偏壓技術來達到低電流的目的。但是頻寬和雜訊的問題，變成很大的 問題。因為此放大器在接收機的後端，前面有低雜訊放大器和混頻器 可以壓抑此放大器貢獻的雜訊，所以頻寬問題才是最需要去解決的。

基本的 cascode差動放大器，因為共閘級可以減輕米勒效應，頻

寬問題可以獲得改善。而且改變共閘級電晶體的閘極偏壓，可以控制 輸入級的電晶體之偏壓狀況。當輸入訊號小，Vctrl給high，輸入電晶 體偏壓在飽和區，因此具有高增益，而且對於小訊號輸入有較低的失 真；當輸入訊號大，Vctrl給low，輸入電晶體偏壓在三極管區，因此 具有低增益，而且對於大訊號輸入有較低的失真。

為了尋求更高的頻寬，因此在負載端設計了一個主動電感(M3,

2.7.4 晶片量測結果

  圖(2.45) 轉換增益對RF頻率 

-75 -70 -65 -60 -55 -50

0 1 2 3 4 5 6 7 8 9 10 -25

-20 -15 -10 -5 0

S11 (dB)

RF Frequency (GHz)

Simulation Measurement

  圖(2.48) 輸入返回損耗 

圖(2.49) Die Photo ( 1.1mm × 0.9mm )

2.7.5 結果與討論

本電路採用 CMOS 0.18μm 製程，晶片照片如圖(2.49) 所示：RF 埠採用GSG pad，LO和IF埠採用GSGSG pad，DC放在電路的三個 角落，此晶片面積為0.9×1.1mm²。

此電路量測時，特性變異很大，可能有二：由於混頻器的電阻大，

製程變異可能會造成的後級VGA 輸入的直流共模電壓過低，而使得 後級放大器的增益過低。此外，原本電晶體閘極對電壓的變化會相當 敏感，而本電路外給至混頻器閘極的偏壓，是直接用大電阻給入，並 非使用電流鏡來偏壓，更會導致閘極電壓的不準確。現在電路要偏壓 在次臨界導通區域，對偏壓精確度的要求會更高，所以用大電阻直接 給入直流電壓的方式也會對電路特性影響很大。

轉換增益在量測出來會比模擬稍高，這可能是因為給入的偏壓電 流較大所導致。RF頻寬約為2.35GHz-2.45GHz，輸入返回損耗小於

-10dB的頻率範圍在2.2GHz-3GHz，量測出來的功率消耗維9mW。

各項量測數據和模擬都相當接近。

整體特性整理如表 2. 3。

表2. 3 Low-Power Low-Noise Direct-Conversion Receiver with Subthreshold Biasing Techniques (CMOS 0.18-μm) Summary

Item Post Simulation Measurement

Supply Voltage (V) 1.5

Conversion Gain (dB) 65 68

RF Bandwidth (GHz) 2.2-2.6 2.35-2.45

IF Bandwidth (MHz) 100 N/A

NF (dB) 3.4 N/A

IP1dB (dBm) -54 -54

Input Return Loss (dB) <-10

(2.1GHz~2.9GHz)

<-10

(2.2GHz~3GHz)

Current Consumption (mA) 4.55 6

Power Consumption (mW) 6.75 9

RF Bandwidth (GHz) 1.8-2.7 2.35-2.45

IF Bandwidth (MHz) 10 N/A

IP1dB (dBm) -26 -54

Input Return Loss (dB) <-10 (2GHz~3GHz) <-10(2.2GHz~3GH z)

Current Consumption (mA) 9 6

Power Consumption (mW) 13.5 9

Chip Size (mm×mm) 1.7×0.9 0.9 ×1.1 與文獻之比較如表2. 5。

表 2. 5 2.4-GHz低功率接收機文獻比較表

*VCO power consumption included.

** Conversion Gain from input power to output peak voltage.

***The architecture of the radio is dual conversion.

第三章

60-GHz 發射機之元件電

路設計

3.1 前言

如數位電視影像等需要高資料量傳輸的應用，已逐漸被推廣，未 來也將會普及。現今普遍的無線傳輸規格，大多使用 2GHz-6GHz 的 頻段，此段頻譜擁擠，使得頻寬不足，導致傳輸資料量不夠大。為了 追求更高傳輸量，新的規格開始競爭。2009 年 5 月，由 Atheros、

Broadcom、Dell、Intel、LG、聯發科等 15 家公司，組成了一個無線 技術聯盟 WiGig(Wireless Gigabit Alliance)，以 60-GHz 頻譜規格來發 展無線技術，期望建立傳輸速度達到 1Gb 的無線網路技術。由此來 看，規格制定較早的 UWB 規格目前較少公司發展，60-GHz 的規格 極有可能取而代之。

隨著 CMOS 製程技術的發展，現今的 90nm 的電晶體，其 ft即可 突破 100-GHz，且 65nm 的製程技術已成熟，因此選用 CMOS 製程穩 定、低功率等優點來發展 60-GHz 的電路是個不錯的選擇。

不過在收發機的設計當中，發射機通常是比較不易設計的部份，

對 60-GHz 的系統而言更是如此。因為高頻的元件模型不精準，走線 的損耗也大，使得升頻混波器不易有增益，甚至可能會有過大的 loss；

在訊號產生器的部份，不僅不易取得振幅夠大的本地震盪訊號，正交 相位的取得也不容易。因此，如何實做出高品質的元件電路為本章節 之研究重點。

本 章 節 將 討 論 與 實 作 適 用 於 60-GHz 發 射 機 的 兩 種 元 件 電 路—60-GHz 次諧波升頻混波器和 30-GHz 正交相位壓控振盪器，參 考圖(3.1)虛線所框部份。對 60-GHz 的發射機來說，希望降低本地震

作，如此 LO 的頻率可以設計在 30-GHz 附近。而在製程的選用上，

希望能盡量選用較低成本的製程，再配合適當的電路架構與技巧來設 計。因為 0.13μm 的 ft可達 80GHz，用來實現這些元件電路相當適合，

所以在此採用 0.13μm 製程來實現。

圖(3.1) 60-GHz 發射機架構

3.2 60-GHz 次諧波升頻混波器之分析

3.2.1 主動式次諧波升頻混波器

主 動 式 次 諧 波 升 頻 混 波 器 ， 大 致 上 可 以 分 成 stacked-LO 和 leveled-LO 兩種架構[1]，見圖(3.2)。

(a)

(b)

圖(3.2) (a) stacked-LO (b)leveled-LO 次諧波混頻器之簡化架構 Stacked-LO 次諧波升頻混波器的操作原理，是將 LO 訊號搭配正 交相位，取 exclusive NOR，產生出2LO 的訊號，再和 IF 訊號混頻。

參考圖(3.2)(a)，假設上層的 switching function 為 S1(t) ，下層的 switching function 為 S2(t)，由於 S1(t)和 S2(t)相差90度，可以如圖(3.3) 來表示。

圖(3.3) Stacked-LO 升頻混波器的 switching function

整體的 switching function S(t)為 S1(t)和 S2(t)取 exclusive NOR 而 得，如圖(3.3)所示。如此 S(t)的頻率為 S₁(t)(或 S2(t))的兩倍。

Leveled-LO 的操作是利用電晶體的非線性特性。見圖(3.2)，

M3-M4 、 M5-M6 、 M7-M8 和 M9-M10 是 汲 極 相 接 的 源 極 耦 合 對 (source-coupled pair)。以 M3-M4為例，當0^D和180^D的 LO 訊號輸入這 個源極耦合對，會由於汲極相接，使得基頻項的電流訊號被消去，只 有偶次諧波項的電流訊號出現在汲極，也就是說，可以產生出2LO 的 電流訊號。同時，90^D和 270^D的 LO 訊號輸入 M5-M6，也會產生2LO

訊號，不過此2LO 訊號會和 M3-M4所產生的2LO 訊號反相。因此，

M3-M4和 M5-M6可產生2LO 的差動訊號。各電晶體的電流示意圖如 圖(3.4)所示[2]。

圖(3.4) Leveled-LO 混頻器之電流示意圖

因為 stacked-LO 和 leveled-LO 混頻器基本的操作原理不同，使 得為達到完全切換所需要的 LO power 不同。如果是以 HBT 電晶體來

因為 stacked-LO 和 leveled-LO 混頻器基本的操作原理不同，使 得為達到完全切換所需要的 LO power 不同。如果是以 HBT 電晶體來