結論與討論

我們可以發現除了 RF 操作 3dB 頻寬 Type IV 1GHz ~ 15GHz 比 Type I 3GHz ~ 13GHz 明顯還要寬，除此之外，其它特性皆差不多：

RF 在中心頻率 7GHz 的轉換增益分別為 Type I 4.9 dB 與 Type IV 4.8 dB，僅相差 0.1dB；IF 寬頻二者皆為 0.2MHz ~ 900MHz；在 RF 輸入 返回損耗，透過微混頻器的特性，在所有頻率皆小於-10dB，為非常 好的匹配；因為主動電路設計皆相同，消耗功率亦差不多。在晶片的 大小方面，是被 Marchand balun 大小所限制，因為 Type IV Marchand balun 為寬邊耦合（without offset）面積較小；而 Type I Marchand balun

在此 IC 製程技術上需要的耦合量，利用邊緣耦合結構無作實現，也 是採用寬邊耦合（with offset）故面積較大。從這二個電路的實作結 果可發現 RF 操作頻寬是被本地振盪源的元件特性所限住，且 RF 工 作頻寬結果顯示與 Marchand balun 的測試件得到相同的結果，即為 Type IV Marchand balun 需要較大的耦合量，故有較寬的操作頻率。

第三章

除頻電路

3.1 前言

在通訊系統之中，不管是在發送端或是接收端都需要有一個穩 定的本地端信號，本地端信號常常需要利用頻率合成器或是鎖相迴 路，將壓控振盪器的輸出信號穩定後，降低相位雜訊以符合通訊系統 的需求才能運用，故接收機中所用到的VCO通常會嵌入在頻率合成器 中 ， 使 輸 出 頻 率 更 為 隱 定 。 頻 率 合 成 器 大 致 可 分 為integer-N 和 fractional-N架構，在這二種架構中通常需要除頻器來將VCO振出的訊 號降至低頻，與石英振盪器或其他準確度高的振盪訊號作相位比較。

除頻器的電路設計可區分為二類：(1) 數位電路，利用數個D-type Flip-Flop(DFF)做邏輯的推算形成計數器（counter）設計方式，可實 現高除數的除頻器。(2)類比電路，適合於高頻、低消耗功率的設計，

常見有訊號再生式除頻電路（Regenerative frequency divider）與注入 鎖住式除頻電路（Injection locked frequency divider）二種架構。不同 架構有個別的優缺點，可依系統需求擇一使用。

除頻電路除了在頻率合成器中被廣泛的運用之外，在鏡像消除 的接收機架構下，需要利用正交相位的本地訊號來達成鏡像消除的功 用，因為除頻電路的輸出訊號本身具有多相位的特性，所以除頻電路 常 被 拿 來 做 為 正 交 相 位 訊 號 的 產 生 電 路 ； 鏡 像 消 除 比 例 (Image rejection ratio)和本地訊號正交相位準度相關之外，和本地訊號的工作 週期（duty cycle）也有相關，如何使數位式奇除數的除頻電路可以輸 出50 %工作週期的訊號也是一重要的研究重點。

3.2 除頻電路的應用-頻率合成

3.2.1 頻率合成器（Synthesizer）在收發機上的應用

在一般的無線通訊系統會要求振盪頻率移動數十kHz來做接傳訊 locking time（settling time）、phase noise，這些因素都會影響收發機的 特性。一般獨立的VCO輸出訊號不會有spur產生，不過置入到頻率合

當頻率合成器的輸出除了

ω

_LO外還有spur在

ω

_s，若接收機的接收 的訊號除了

ω

_RF還有干擾源

ω

_int，當

ω ω

_s − _LO =

ω

_int −

ω

_RF關係成立，

在

ω

_LO把

ω

_RF的訊號降到IF band(

ω

_IF )的同時

ω

_s也把干擾源

ω

_int降到

ω

IF ，造成訊號的損毀。所以一般的系統會要求spur要比carrier低 60dB，不然就是將

ω ω

_s − _LO的間隔變大，讓干擾源

ω

_int可以用duplexer 或band pass filter來抑制。

從頻域觀察頻率合成器的settling time可清楚地說明settling time 對接發機系統的影響。圖3.3為VCO輸出的頻率變化在頻率合成器從 有某一channel頻率跳到

ω

_O channel時的示意圖：

ω

ω

o

ω ω

o

o

ω ω

t

Vcont

圖3.3 頻率合成器跳頻時VCO輸出頻率變化

可以發現在VCO的控制電壓Vcont未達到穩定時，VCO輸出的頻率一 直在變化，在接收訊號時會將adjacent channel之訊號給接收到系統 中；在傳發訊號時將會把adjacent channel的訊號給發送到傳送頻道 上，對於接發機的特性造成影響如圖3.6所示。

ω

圖3.4 頻率合成器settling time對接發頻道的影響

因為除二的速度比高除數的除頻器還要快，所以被用來接在頻率

3.2.2 直接頻率合成-Carrier Frequency Generator

Ultra-Wide-Band (UWB) 系統跳頻需求

為了達到高速的無線通訊需求，UWB通訊系統為目前廣受大家研 究的題目，其頻譜位於3.6GHz~10.1GHz，在7.5GHz的頻譜中可分為 14個頻帶的運用，而每個頻帶有528MHz的頻寬，根據不同模組

（mode1 and mode2）而運用不同的頻帶群。因為UWB為MB-OFDM

（multi-band orthogonal frequency division multiplexing）系統，一般的 頻率合器並不適用在UWB的系統上，主要的原因有二項，一是因為

頻率合成器很難達到寬頻的頻率合成，以mode 2為例，mode 2包含7 個頻帶，頻率合成器很難達到3.1GHz~8.2GHz的頻率合成；二是因為 一般頻率合成器跳頻速度約在數十µs，而系統要求要少於9 ns，這顯 示在UWB的收發機上，不同頻率的產生與合成需要透過別的方式來 達成，透過frequency planning，direct frequency synthesizer被用來達到 產生寬頻的載波（carrier frequency generation）。

UWB Mode 1和Mode 2 載波頻率產生器架構 Mode 1的頻帶如下圖3.6所示：

在mode 1下的運作，需要在3.4GHz~4.5GHz的頻譜裡產生三個載 波分為3.432GHz、3.96GHz與4.488GHz。因為要做頻率的合成，載波 產生電路必定包含可轉換頻率的電路：倍頻器、混頻器與除頻器。在 設計上首先做頻譜規畫而決定輸入的載波，頻率合成的方式會根據頻 譜規畫的方式不同而不同。

f

Band#1 Band# 2

Band#3

3432 MHz

3690 MHz

4488 MHz

圖3.6 Frequency of operation for a mode 1 device

圖3.7為mode 1載波產生電路的一個例子，輸入訊號為3.96GHz，

經過一個除3電路（一個SSB混頻器與一個除電路所組成）與除2.5電 路（一個SSB混頻器與二個除2電路所組成）後再與電路輸入訊號做 混頻，利用SSB混頻器的頻帶選擇交換，可得到upper band訊號、本 身輸入訊號和lower band訊號輸出三個載波訊號，這個方式的頻率交 換速度可以小於9ns。

@3.96PLL VCO/

圖3.7 Direct frequency synthesizer for UWB mode 1 application Mode 2的頻帶如下圖3.8 所示 圖3.8 Frequency of operation for a mode 2 device

頻率合成方式也是由不同的頻率規畫而由所不同。圖3.9為產生7

圖3.9 Direct frequency synthesizer for UWB mode 2 application

我們可以發現不管是頻率合成器或者是直接頻率合成電路，只要 是電路中有需要頻率轉換的動作，除頻器是不可或缺的一個子電路，

特別是在寬頻的頻率合成中，除二電路的運用是不可避免的。

3.3 除頻電路的應用-收發機上正交訊號的產生

3.3.1 鏡像消除接收機與單頻帶升頻器

Homodyne 接收機在降頻時直接把 RF 訊號降到基頻，所以被稱為 zero-IF 或直接降頻。Zero-IF 與 Low-IF 是目前被廣泛運用的接收機架 構，由於此架構不需使用外接的被動元件（濾波器），可用單一積體 電路來實現，所以在無線收發機設計時常會使用該架構。但為了避免 傳收訊號的不完全，此架構需正交相位的本地振盪器訊號來傳收訊 號。目前廣泛使用的鏡像消除接收架構為Hartley 架構與 Weaver 架 構，二者皆需要使用到正交相位的本地振盪器。

單頻帶升頻器中，需要輸入正交的基頻訊號，透過一組正交相位 的LO訊號將基頻訊號升頻到高頻，而單頻帶的操作原理可由下式來 說明：Output=cos

ω

_IFtcos

ω

_LOt±sin

ω

_IFtsin

ω

_LOt=cos(

ω

_IF ∓

ω

_LO)t 只要將升頻後的二路訊號做適當的加減則可以得upper或lower單一頻 帶的訊號。

Output

sinω_LOt cosω_IFt

sinω_LOt cosω_LOt

圖3.10 單頻帶升頻器

上述接收機的兩種架構與單頻帶升頻器都需要正交相位的LO 訊 號，LO 的相位準確度、振幅不一致都會影響到整個架構的 image rejection 與 side band rejection ration 的效果。通常 image rejection ratio 與side band rejection ration 需達到 30 ~ 40dB，LO 只能存在 0.2 ~ 0.6dB

我們可得到在 ¹

ω= RC此頻率輸出二個訊號的相位角度相差90度且振 幅相同，故我們可以利用RC來組成正交相位的產生電路如圖3.11(b) 這個電路雖然簡單，但在積體電路的實作上存在很大的缺點，就是無 法實作出精確的電阻值，而且電路本身振幅的頻率響應是窄頻，當電 阻飄移時，設計中心頻率跟著飄移使得此電路無法使用。若要增加這 個電路的頻寬，則要串接多級的RC-network，但是因為電阻為損耗性 的元件，串接多級的RC-network後訊號的衰減量將相當可觀，可能需 要放大器將訊號損失補償回來，則會增加功率消耗。此外若輸入訊不 是弦波，則輸入訊號存在有諧波項都會通過RC-network，因為不同頻 率的相位與振幅響應都不一樣，會造成輸出訊號工作週期（duty cycle）

的失真。

(2)正交相位輸出VCO

環型VCO是由多級delay cells所組成的（圖3.12），如果N級delay cells串接，每級的相位差等於：

N ) 180 360

( ⁰− ⁰

θ = ，所以環型VCO可以 用來產生多相位的輸出。但是因為環型VCO的架構中並沒有頻率選擇 的電路，使得輸出訊號的相位雜訊太差而不適用於現今的收發機。

圖3.12 N級環型VCO

若只是要得正交相位的訊號並考量相位雜訊下，可以使用二組 LC-tank cross-coupled的VCO耦合來得正交相位的輸出，最簡單的架 構如圖3.12 所示。但是這個架構中存在有相位雜訊與相位誤差（phase error）之間的trade off，這會在第4.3節做說明。當VCO的元件中存有

mismatch，則輸出訊號的工作週期也可能失真而非50%工作週期。

圖3.13 Cross-coupled VCO with parallel coupling (3)利用除二電路產生正交訊號輸出

VCO雖然很難達到50%工作週期的訊號輸出，但非50%工作週期的訊 spurs時，spurs經過除二電路會被降低[11]。當輸入訊號頻率為

ω

₁，有 相對輸入訊號很小的spur在

ω

₂ =

ω

₁+ ∆

ω

處，大小為

ε

，如圖3.16 所

圖3.16 將spur分為AM和PM sideband

由時域來看的話（圖3.17），flip-flop輸出的變化只在輸入訊號大於

differential threshold且是positive trigger時產生變化，我們可以發現因

1

圖3.18 Master-slave flip-flop 除二電路圖

為了達到最高的運作速度，必須採用最快速的電路架構：在BJT 上稱為ECL(emitter coupling logic)或在MOS上稱為CML(current mode logic)。在ECL架構下實現出來的latch電路是由一組differential pair加

就FET而言大約在其1/5到1/4的 f_T（GHz）之間，就BJT而言大約在

其1/4到1/3的 f_max（GHz）之間，因此這類的電路若操作在高速，除 了需要較大的功率消耗外還可能需要更先進的製程技術才能達成。

3.4.2 訊號再生式除二電路（Regenerative Frequency Divider）原理與架構

RFD是以regenerative modulation的概念來運作的，regenerative modulation的操作原理我們利用圖3.20來作說明：一個regenerative modulator 架 構 包 含 三 個 部 分 modulator K 、filter network N₁與 amplifier

µ

並將輸出訊號回授到modulator。

RFD是以regenerative modulation的概念來運作的，regenerative modulation的操作原理我們利用圖3.20來作說明：一個regenerative modulator 架 構 包 含 三 個 部 分 modulator K 、filter network N₁與 amplifier

µ

並將輸出訊號回授到modulator。

在文檔中 馬爾尚分合波器之混頻器與利用除頻器與振盪器之訊號產生電路 (頁 45-0)