實作五 注入鎖住式除三電路

（Win 0.15μm MHEMT）

3.9.1 研究動機

ILFD常見為除數為2的除頻器，雖然其它除數的ILFD架構在第 3.4.5節有介紹過，但是圖3.31的架構是以環形振盪器為核心在高頻需 要較大的功率消耗，而且其自振頻率與每級delay cells的gate delay time有關，並不適合在高頻操作，除此之外，圖3.31的輸出為單端訊 號，往往除頻器輸出的訊號都是差動的運用，故我們不使用此架構來 達成除3 ILFD。所以此次實作是利用LC cross-coupled VCO為核心的 ILO來實現除3的ILFD。

3.9.2 電路架構

圖3.73為電路實作的schematic

VDD1

Output

Input

Vtune

Vbias

VDD2

圖3.73 除3 ILFD電路圖

這個電路中包含二個部分，一為VCO核心電路，由M1與M2和

LC tank組成，回授一樣是利用電容耦合把gate與drain的偏壓分開；二 為非線性單平衡混頻器，由M1、M2、M3和M4所組成，故我們需要 差動訊號的注入，在輸入端依舊是使用Marchand balun。

差動訊號由M3 與 M4 注入，產生差動電流流入 VCO。VCO 的 free running 頻率假設在 f，因為 M1 與 M2 的 even-order nonlinearity 會產生混頻器所需的諧波項2f，接著與注入訊號 3f 作混頻，當混頻 後的訊號和VCO 輸出頻率 f 訊號達到同步時即為鎖住狀態，此時輸 出訊號頻率即為輸入訊號頻率的三分之一。

3.9.3 實測結果

(1) Input sensitivity

29.8 30.0 30.2 30.4 30.6 30.8 31.0 31.2 31.4 31.6 31.8 -5

0 5 10 15

Input power (dBm)

Input Frequency (GHz)

Vtune=4.5V Vtune=5V Input sensitivity

圖3.74 除3 ILFD input sensitivity

(2) Incident Frequency=30.6GHz, output frequency=10.2GHz -11.9dBm

圖3.75 除3 ILFD輸入30.6GHz頻譜圖

Die photo

Output GSG Output GSG

InputGSG

D C 6 Pi n D C P ad

圖3.76 除3 ILFD die photo

Chip performance

Item Spec

Techology Win 015µm MHEMT

Supply Voltage 6 V

Supply Current (core) 6.8 mA Supply Current (output buffer) 17.8mA

OperationFrequency 28.8GHz~31.6GHz Input Sensitivity -1.6dBm~12.8dBm

Supply Power(core) 40.8mW Die size 1700 µm × 1300 µm 表3.8 除3 ILFD performance summary

3.9.4 結論與討論

除3的ILFD除了以VCO為電路核心外還具有一個混頻器，因為混 頻器的作用，由模擬的頻譜圖可以發現，在輸入頻率的1/3倍頻處為 除3所產生的訊號，但是在輸入頻率的2/3倍頻處存在一個tone，這是 輸出訊號的二次諧波項，當電路存在不匹配或：balun所產生訊號不 為完美的差動訊號或電晶體的不匹配，皆會使得這個tone變大，這是 電路設計需要考量的。因為在VCO上在疊接了一層電晶體做混頻用，

故操作電壓較實作四只有VCO核心電路高，操作電流受限與模擬元件 的大小，故電流差不多

在控制電壓為4V時操作相對頻寬為4%，而在控制電壓為4.5V時 操作相對頻寬為5.8%，為窄頻電路，相對頻寬對於控制電壓變化並不 大。最高頻率工作頻率在4V時為30.9GHz，而在控制電壓為4.5V時為 31.6GHz，故我們藉著調整控制電壓，使工作頻率加寬。

第四章

正交相位壓控振盪器

4.1 前言

正交相位訊號在收發機上的應用與產生方法，在第三章已詳細介 紹，一般有正交訊號的產生方法有三種，一為被動R-C 元件組成的相 位移網路，二為利用除二電路，三為直接產生正交訊號的電壓控制振 盪器，其中第二種方法為目前收發機上最常使用的方式，但它需要振 盪器產生在需要訊號的二倍頻處，則除二電路操作在較高頻的頻段，

如此一來，振盪器與除頻器都需要消耗相當大的功率，若我們直接使 用正交相位輸出的振盪器的話，可以降低整體功率的消耗。我們將在 此章節探討正交相位振盪器的特性與實作。

在收發機中，本地端信號的好壞將嚴重的影響整個系統的通信能 力，在本地端信號中最重要的規格為其相位雜訊，若其相位雜訊太大 會將信號屏蓋住，而無法通信，在此章節亦對於振盪器的相位雜訊與 其對收發機特性的影響做介紹。

4.2 相位雜訊（Phase Noise）

4.2.1 何謂相位雜訊

理想的VCO其輸出波型為弦波的話，頻譜上在振盪頻率會看到一 個漂亮的tone(圖4.1)，但實際上VCO的輸出不可能為完美的弦波，

ωc ω_c

Ideal VCO Real VCO

圖4.1 VCO頻譜

相位雜訊的計算方法為將離中心頻率∆ω的輸出功率（1Hz）除去 中心頻率ω_c的輸出功率，相位雜訊單位為dBc/Hz。

( )

_10log sideband

(

c ^,1

)

carrier

P Hz

L P

ω ω

ω ^{⎛ + ∆ ⎞}

∆ = ⎜ ⎟

⎝ ⎠

接收機系統之中，不管是要將訊號升頻或降頻，都會使用到VCO 產生本地端的振盪訊號。當LO 訊號有的相位雜訊太差時，在收發過 程中，其他channel 之訊號會被相位雜訊的裙擺效應破壞。如圖 4.2，

在發射機時，當我們發射出高功率的訊號時其裙擺效應可能會蓋過 adjacent channel 的訊號，使 adjacent channel 的使用者收不到

ω

c

Nearby Transmitter

ω

Wanted Signal

圖4.2 發射機LO相位雜訊對adjacent channel訊號的影響 它所需的訊號，如果使用QPSK傳輸架構phase noise的影響更顯著，

它會直接的影響到訊號的正確性。在接收機時，若我們所要的訊號頻 譜附近有一干擾訊號，LO的相位雜訊會造成reciprocal mixing如圖4.3 所示。

圖4.3 接收機LO相位雜訊造成reciprocal mixing

4.2.2 相位雜訊模型

Phase Noise of Ideal Oscillator：

有一個負阻抗和共振腔組成的振盪器如圖4.4所示，假設其負阻

值的PSD： 現實際相位雜訊在某個頻率飄移量（frequency offset）之下的斜率與 式4.2一樣正比於^1/

( )

^{∆ω 2。} 實際量測到的相位雜訊在小的頻率飄移 處正比於^1/

( )

^{∆ω 3}，而在較大的頻率飄移處，相位雜訊不隨著^1/

( )

^{∆ω 2}

繼續下降而是會變成平坦的響應。

Leeson Phase Noise Model[30]：

式4.2並不能完全表示出真實相位雜訊的行為，因此Leeson將式

Hajimiri Phase Noise Model[31]：

上述的二種模型的推論都是在假設振盪器系統為線性非時變系統

振幅又會恢復原本振盪大小；但如果電流訊號是在輸出振幅在零交叉

圖4.6 Current pulse訊號注入至LC振盪器

無影響。因此我們將這個系統利用振幅與相位的impulse response來描

其中

( ) ( ) ( )

Γ 稱為impulse sensitivity function（ISF）沒有單位。根據不同振盪 器的輸出波型，振盪器會擁有不同的ISF，而且ISF為週期 2π 函數。因

項造成的雜訊先降頻到低頻處，最後總合相位誤差經過相位到電壓的

f 的corner frequency。

4.3 正交相位壓控振盪器理論

環形振盪器雖然可以產生多相位的輸出，但因其相位雜訊的表 現可能不符合接發機系統的要求，故在接發機系統上很少使用此架構 的振盪器。利用LC-tank cross coupled VCO 所組成的正交相位振盪器 大致上可分為二類：(1)Transistor coupling 架構 (2)super-harmonic 架 構。Transistor coupling 大致有 parallel、top-series、bottom-series 幾種，

而 super-harmonic 是利用 differential amplifier 的 source 端的 second harmonic 作 coupling。

Transistor coupling架構

這 個 架 構 的 正 交 相 位 振 盪 器 是 利 用 二 個 相 同LC-tank cross coupled VCO互相耦合而得到正交相位的輸出，我們將訊號由耦合電 晶體注入至VCO，其注入訊號的小訊號模型以圖4.9來表示，M₁及

圖4.9 注入訊號至VCO小訊號模型

M₂為耦合用的元件，為了要達到可以起振的條件，g_m1及 g_m2必須要 小於由g_m3和g_m4所產生的負電阻，-R 代表由 M₃、M₄產生的負電阻，

Z_T則是由 LC-tank 所產生的阻抗，G_m則是由 M₁和 M₂電晶體所造成 轉導。而二個 VCO 互相耦合的話則可以利用此模型來做分析如圖

4.10 所示，由二個網路可以得到： _{m1 1} ^T ₂

T

G V RZ V

Z R

− =

− 與 _{m2 2} ^T ₁

T

G V RZ V

Z R

− =

− ，

圖4.10 耦合VCO小訊號模型

假設二個VCO輸出V₁與V₂不為0，我們可以得到G V_{m1 1}² −G V_{m2 2}² =0，會 存在二組解：(1)G_m1 =G_m2, than V₁= ±V ₂ ⇒ In-phase coupling

(2)G_m1 = −G_m2, than V₁= ±jV ₂ ⇒ Anti-phase coupling 其中第一組解為同相位耦合，二組VCO的輸出為differential，而第二

組解V1與V2相差j項，代表輸出為quadrature，故正交相位VCO即是使 用anti-phase coupling方式的達成如圖4.11所示。

θ

ZT

ZT

∠

θ

ωo ω

ω 圖4.11 Anti-phase coupling VCO

M1與M2負阻抗電晶體產生的電流I_D1與I_D2假設與V_B和V_A同相，注入

訊號V_C與V_D至M5、M6所產生的耦合電流與I_D6與I_D5則與I_D1、I_D2相差 90度，則流經過LC-tank的總電流會產生一相位移θ，整體電路依舊得 滿足巴克豪森準則，所以振盪頻率會從LC-tank的中心頻漂移產生額 外的相位差，此時若偏離了LC-tank Q值最大的頻率，則相位雜訊會 變差，特別是二個VCO耦合量很大時；但若是耦合量太小，可能會使 用二個VCO個自獨立振盪無法達到正交相位的輸出，所以此種架構的 VCO在相位雜訊和相位誤差之間存在trade-off。

4.4 實作一 Series Coupling Quadrature VCO （TSMC 0.13μm CMOS）

4.4.1 研究動機

由4.3節中我們可以得知parallel coupling的QVCO結架存在相位 雜與相位互差之間的trade-off，在這種架構中有人提出將訊號經過移 相器（phase shifter）再做耦合，如此一來則LC-tank則不用偏移離開 振盪中心太遠，可以改善相位雜訊與相位誤差之間的trade-off，但相 對的電路設計上會更為複雜而消耗功率也會因此上升。因此我們若利 用series coupling的架構，因為疊接的架構電路本身的雜訊會較少，可 以使得相位雜訊與相位誤差之間trade-off得到一點緩和。在這個設計 中 利 用 一 個 被 動 完 件 來 達 成 一 個top-series 與 bottom-series 相 同 的 QVCO。

4.4.2 實作電路架構

VCO 之回授方法設計：

為了使VCO 的 phase noise 變小，最簡單的方法就是藉由加大共 振腔的振盪電壓來增強共振腔中的能量儲存。一般的VCO 架構是利 用一對source-coupled 電晶體加上 cross feedback 來產生負電阻，在此 架構上輸出電壓的大小就受到回授方法的限制，而常見的回授方法有 三種圖4.12[34]: (a)直接回授、(b)電容作耦合回授、(c)電感作耦合回 授。

( ) ^a ( ) ^b ( ) ^c

圖4.12 Cross couple回授方法

最簡單的回授方法就是採用「直接回授」架構，它不用額外的偏 壓電路所以減少功率的消耗，不過電晶體的gate-drain 會成為輸出電 壓的限制因素，這是因為當輸出振幅過大時，會進入triode region，

而非我們想要的狀態（振盪器會進入較非線性的操作區域），且triode region 會對電路產生雜訊源使相位雜訊變差。若採用“電容作耦合回 授”之電路，雖可以改善上述的振幅缺點，但必須在 gate 端提供偏壓，

而提供偏壓時，需使用高阻值電阻或是高感值電感，但會造成相位雜

Series quadrature VCO 架構：

一般series coupling QVCO 可分為 top series 和 bottome series，其 架構可以分別由圖4.13（a）和（b）表示，top series 以上面的電晶 體Qcp1 和 Qcp2 做為耦合電晶體而下方的電晶體 Qsw1 和 Qsw2 做為 負電阻電晶體；bottom series 則反之。

VDD Top series VDD

Vtune Vtune

4.13 Series coupling QVCO

在parallel coupling QVCO 架構中的 Qcpl、Qsw 的大小必須慎選，

因為該大小會決定電流Icp 和 Isw，進而影響相位雜訊和相位誤差，

不過在series QVCO 中，Qcpl 和 Qsw 的大小對於相位誤差的影響較 小因為Icp 和 Isw 共用相同的電流源，故會緩和相位雜訊和相位誤差

之間的設計，這是series coupling 的另一個好處。

此次設計是以新型的一對二變壓器（又稱 trifilar）來做實現 series coupling QVCO，其架構如圖 4.14 所示。我們可以看出 Qcp 和 Qsw

VDD VDD

Bias1 Bias1

2

Bias Bias2

Vtune Vtune

I+

I+ I −

I − Q+

Q+

Q−

Q−

圖4.14 利用triflar之series coupling QVCO 是分不出來的，所以並無top series 和 bottom series 之分。

Trifilar and 3D Trifilar：

我們想實現的新VCO 架構中圖 4.14 需要一對二的 transformer（圖

我們想實現的新VCO 架構中圖 4.14 需要一對二的 transformer（圖

在文檔中 馬爾尚分合波器之混頻器與利用除頻器與振盪器之訊號產生電路 (頁 100-0)