訊號再生式除二電路（Regenerative Frequency Divider）

RFD是以regenerative modulation的概念來運作的，regenerative modulation的操作原理我們利用圖3.20來作說明：一個regenerative modulator 架 構 包 含 三 個 部 分 modulator K 、filter network N₁與 amplifier

µ

並將輸出訊號回授到modulator。

K

圖3.20 Regenerative modulator

假設K 為二階的modulator，那麼輸入 f_in訊號與輸出 f_out訊號經 過modulator作訊號調變後的輸出為 f_in ± f_out，當amplifier提供足夠的 放大效果補償調變時訊號的損耗和訊號經過filter network的損耗，加

簡化上述二個式子可以得到 _out n _in 圖3.21 Second-order regenerative modulator

圖3.22表示除2 RFD的block diagram，包含Mixer、low-pass filter 以及amplifier，Mixer的功能即作為訊號modulator使用。Mixer的一端

mixer Low pass filter amplifier

1 2 fout₌ f

圖3.22 除2 RFD block diagram

此電路最高的操作頻率f_max是由loop的upper cutoff frequency決 定，而該cutoff frequency是由mixer和amplifier所限制；相對的，數位 式flip-flop frequency divider的fmax則是受loop delay決定，所以RFD可 以比數位式除頻哈更高頻操作。不過RFD的最低操作範圍f_min=f_max/3

÷2

3.4.4 注入鎖住式除頻電路（Injection Locked Frequency Divider）原理與架構

ILFD的工作原理是注入訊號到VCO，讓VCO訊號與注入訊號同 步化來達成除頻的動作，此電路的核心為一injection locked oscillator

（ILO），以下將先討論free running的VCO模型，接著介紹二種模型 來解擇ILO的操作機制。

Free running VCO 模型

( )

o

f v

^products

^{H j} ( ) ^{ω v}

^o

^{@ ω}

^N

圖3.26 一般free running VCO模型

在訊號未注入VCO時，VCO為free runnning狀態，圖3.26為free running VCO一般模型，包含一個非線性的gain block f 和一個線性的 濾波器 ^{H j}

( ) ^ω

^{，H j}

( ) ^ω

會做頻率選擇，使VCO free running的頻率 為

ω

_N，其它的頻率被濾掉。假設輸出弦波vo(t)=Vocos(ωNt+φ)，若 f 為 memoryless function，則products可表示成富立葉級數：

products

0

( cos( _N )) ( ) cos( _N )

m

f Vo

ω

t

ϕ

^∞ Cm Vo m

ω

t m

ϕ

=

= + =

∑

ⁱ +

根據巴克豪森振盪準則，要滿足下列二式： C₁iH j(

ω

_N) =Vo和

1 ( _N) 2

C H j

ω

k

π

∠ + ∠ = 。其中k為一整數，我們可以發現 f 提供的相

位飄移根據C₁的極性只會是0或π，如此一來^{H j}

( ) ^ω

^{提供的相位飄移}

量只會是0或π。

Common ILO 模型(Adler)[21]

( )

f e ^{products H j}

( )

^{ω vo@ωN}

i@ i

v ω

v

o

e

圖3.27 Common ILO模型

當有訊號注入VCO時，ILO最常見的模型是由Adler所提出的如圖

圖3.26與圖3.27一樣包含二個block：非線性的gain block與線性的 慮波器，不同的是free running VCO只有輸出訊號輸入gain block，而 此模型的ILO是輸入與輸出訊號相加後再經過非線性的放大。若 f 為 memoryless function，假設輸入與輸出皆為弦波分別vi(t)=Vicos(ωit+φ) 與vo(t)=V_ocos(ω_ot)，則products可表示成富立葉級數：

resonant frequency；Q，quality factor。可以推導出phase-limited與

在phase-limited的條件中可知，增加Vi也可增加所頻範圍，不過當Vi

增加到使V_o變虛數時，ILFD也就無法運作。

Unified ILO 模型 [23] 圖3.29 Unified ILO模型

Unified模型是用來描述最一般ILO的行為的如圖3.29所示，由一 個線性濾波器及一個非線性的放大block所組成。假設 f 對輸入vi(t)與 輸出vo(t)皆為memoryless function，在直流偏壓附近（small injection）

將輸入以泰勒級數展開，取前二項可得

二的ILFD而言ω_i= 2ω_o，輸入訊號與振盪器自然頻率相差很近時，相 位飄移可以看成線性的關係∠H j( ω_o)≅S(ω_o −ω_N)（S 為一時間常 數），在loop gain滿足巴克豪森振盪準則時，我們可以得到這個模型

下鎖頻的phase-limited： ^{1 1 0}

1 0 2

k = A ，利用此模型所得到的phase-limited式子會較 符合圖3.27(b)此類型的ILFD的鎖頻範圍。

...

VDD

DC RF

V +V V_DC+V_RF VDC+VRF

Z1 Z₂ ZN

VX 1

Mb M_b2 M_bN

V1 V₂ V3

1

Vk V_k2 V_kN

圖3.30 除N ILFD電路圖

VCO free running，假設V_j = Asin[ω_ot+(2π j N/ )] (j=1, 2... )N ，而V_j訊 號經過非線性的電晶體在source端產生的訊號為V_{k j}，以簡化的式子表 示成 V_{k j} =α α₀+ ₁V_j¹+α₂V_j²+...………（式3.4）

利用佈線或閘（wired-OR connection）把每個source接在一起，可以

得到 V_X =β₀ +β₁A^Nsin(Nω_ot)+β₂A^2Nsin(2Nω_ot) ...+ ……（式3.5）

當把source接在一起時，由上式可知在V_X 處的頻率會是輸出訊號V_j頻 率的N次諧波項，而在V_X 端低次的諧波項會被抑制掉。所以當注入訊 號在ω_i =Nω_o頻率時，當VCO達到同步時會輸出 _o ¹ _i

ω = Nω 的頻率，即產 生除N的效果，這個架構的操作頻率會被M_b這個電晶體的操作速度所 限制住，故高除數的電路會消耗較大的功率。舉個例子，三級delay cells的環形振盪器是最常見的，若訊號注入的方式如圖3.31所示，此 電路即為除3的ILFD。

VDD

圖3.32（a）為一傳統的除三電路，其輸出的工作週期為33%或是

這次除五電路是利用TSMC 0.35µm SiGe BiCMOS 來實現，利 用一個新型電流可交換式的D flip-flop（圖 3.33）[15]，我們在 Data 和CLK 端的中間加入一級可切換電流的元件與控制訊號θ。新型的

我們實作二個不同的接線分式來比較控制訊號來源對於電路操 圖。SHSHH的θ控制訊號是由前一級的flip-flop輸出得到的與D端讀取 資料的訊號來自同一級flip-flop；SSHSH架構θ控制訊號是由後一級的

前置輸入級：

將單端輸入之信號，轉為差動模的信號以提供全差動的電路使 用。並在輸入端作50Ω的阻抗匹配，可以有效隔絕儀器端或是對前端 電路的影響。電路如圖3.36所示。

CLK RFin

CLK VCC

圖3.36 前置輸入級電路圖 輸出緩衝級：

因為使用 ECL 的邏輯閘，若下級電路的負載較小，會吃掉許多 電流，而使邏輯準位不正確，為了避免此一狀況的發生，在輸出端加 上一組輸出緩衝級，不但可正確的傳出電壓準位，更可將信號放大。

電路如圖3.37 所示。

out Q

Q

VCC

圖3.37 輸出緩衝級電路圖

3.5.3 實測結果

(1) Input sensitivity

0 1 2 3 4 5 6 7

Min. Input power Max. Input power

SHSHH

圖3.38 SHSHH sensitivity

0 1 2 3 4 5 Max. Input power

SSHSH

圖3.39 SSHSH sensitivity

(2) Input and output waveform

SHSHH Input@7GHz,output@1.4GHz

圖3.40 SHSHH input and output waveform

SSHSHInput@5GHz,output@1GHz

圖3.41 SSHSH input and output waveform

(3) Input return loss

0.0 2.0G 4.0G 6.0G 8.0G

-35 -30 -25 -20 -15 -10 -5 0

SHHSH Input return loss

Retrun loss (dB)

Frequency (Hz)

圖3.42 SHSHH input return loss

0.0 2.0G 4.0G 6.0G 8.0G

-35 -30 -25 -20 -15 -10 -5 0

Retrun loss (dB)

Frequency (Hz)

SSHSH Input return loss

圖3.43 SSHSH input return loss

(4) Phase noise

Input@3GHz,output@0.6GHz

圖3.44 SHSHH input and output phase noise

Input@3GHz,output@0.6GHz

圖3.45 SSHSH input and output phase noise

Die photo

SHSHH

Input

Output

DC

DC DC

GND

圖3.46 SHSHH 除5 die photo SSHSH

Input

Output

DC GND

DC DC

圖3.47 SSHSH 除5 die photo

Chip performance

Item Spec

Technology TSMC 0.35µm SiGe BiCMOS

Architecture SHSSH SSHSH Supply Voltage 3.5 V 3.5V

Supply Current (core) 21.1mA 20.8mA Supply Current (input

&output buffer)

10.96mA@3V 10.93mA@3V Operation Frequency 50MHz~7GHz 50MHz~5.4GHz

Input Sensitivity -22.2dBm ~ 4dBm -21.2dBm~0dBm Output Power -15.3dBm ~ -12.6 dBm -15.3dBm~-12.4dBm

Supply Power (core) 73.85mW 72.8mW Die size 850μm × 800 μm 850μm × 800 μm

表3.3 SHSHH 與 SSHSH performance summary

3.5.4 結論與討論

因為輸入訊號與輸出訊號皆在12GHz以下，我們直接使用示波器 做量測，二個電路輸出訊號由波形圖可以發現的確皆為50%工作週期 的訊號，並且可以發現，新型的D flip-flop具有雙緣觸發的特性。可 除頻率如同我們所預期，SHSHH的架構可以操作到較高頻，因為其 輸入訊號是來自同一級的輸出。

觀察輸入靈敏度，並沒有發現有一個最佳頻率點，二個除五電路 都沒有自振的現象，可能因為在新型的D flip-flop 電路即使 CLK 訊 號很小，但在其θ端仍有信號輸入，使電路不易成為環形振盪器。電 路靈敏度的特性不錯，我們可發現在大部分的操作頻寬內最小輸入訊 號大小在0dBm 以下即足夠讓電路正常工作。輸出的相位雜訊經過除 頻器的抑制後較輸入訊號源的相位雜訊低約14dB，是因為訊號經過

除5 電路後，相位雜訊會比經過除 2 電路都抑制更高。最後，若考量 消耗功率，除數愈高需要愈多級的flip-flop，則消耗功率將會愈來愈 大，為此種電路的一大缺點。

3.6 實作二 訊號再生式除二電路 (Win 0.15μm PHEMT )

3.6.1 研究動機

Master-Slave D-flip-flop （MS-D-FF）所組成除頻器最高操作頻率 f_max，有一限制： _max 1

2 _pd

f ≤ t ，t_pd表示單一ECL 或CML gate delay，

而Regenerative frequency divider(RFD)只有一個t_pd和feedback loop的 delay，所以fmax可大幅提升。此外，Mixer架構的電晶體數本來就比 MS-D-FF的電晶體數少，相對的功率消耗也較少，有利於應用在行動 通訊的電路上。在高除數的頻率合成器前端，先用低功率消耗高操作 頻率的RFD當前置除頻器將頻率降低，接下來再用寬頻的MS D-FF完 成所需的除數，如此可減低MS D-FF的功率消耗又可提升操作頻率。

3.6.2 電路架構

圖3.48為此次實作的電路圖，核心電路是用主動式Gilbert混頻 器，Gilbert混頻器為一個雙平衡混器，故RF port與LO port皆需要差動 訊號輸入。我們將輸出訊號經由一級source follower回授到RF port驅 動二個電流切換電晶體(M5、M6)，因為電晶體為負偏壓操作，所以 得利用電容當block把DC偏壓值分開。輸入單端訊號經過Marchand balun產生差動訊號注入到LO port(M1~M4)。RFD是寬頻的電路，故

我們選擇頻寬較寬的Marchand balun做為輸入端balun，Marchand balun的原理己在第二章做介紹。

圖3.48 RFD實作電路schematic

一般RFD 中混波器之後需求量要一個低通濾波器，但實際電路 設計上並不需要濾波器，因為主動式混頻器本身的轉換增益的頻率響 應就是低通的形式，所以單一混頻器就包含了混頻與低通濾波的功 能。若設計主動式混波器本身提供足夠的增益來補償訊號在迴路的消 耗，為了電路簡化與功率消耗考量，放大器也可以從迴路中去除，最 後，迴路中只需一個主動式混頻器便可達到訊號的混頻、濾波與放大 的三個功用，電路簡單而有利於高頻的操作。在輸出級部分，經過一 級source follower 後才拉出來量測。

3.6.3 實測結果

(1) Min.Incident Frequency=7GHz, output freq=3.5GHz,-4.83dBm

圖3.49 RFD 輸入7GHz 頻譜圖

Max. Incident Frequency=19GHz, output freq=9.5GHz,-16.59dBm

圖3.50 RFD 輸入19GHz 頻譜圖

(2) Input sensitivity and dynamic range

6 8 10 12 14 16 18 20

0 5 10 15 20 25

Input Power (dBm)

Input Frequency (GHz)

Mim. Input Power Max. Input Power Dynamic Range Sensitivity

圖3.51 RFD input sensitivity

(3) Phase noise

圖3.52 RFD input and output phase noise

Die photo

Input

Output

6 P in DC Pad

DC

圖3.53 RFD Die photo

Chip performance

Item Spec Technology Win 0.15µm PHEMT

Supply Voltage 8 V

Supply Current (core) 27.9 mA Supply Current (output buffer) 12.23mA

Operation Frequency 7GHz~19GHz Input Sensitivity 0dBm~20dBm

Output Power -5.7dBm~-17.7 dBm Supply Power(core) 223.2mW

Die size 1500 μm × μ1000 m 表3.4 RFD performance summary

3.6.4 結論與討論

我們發現輸入靈敏度需要大於0dBm，因為在注入訊號端為被動 的Marchand balun，訊號經過分波後輸出二端的訊號會降低，由EM模 擬發現約降低4dB，且balun輸入端的阻抗匹配沒設計好；除此之外，

PHEMT需要的pumping power本來就比較高，所以輸入靈敏度較高。

操作頻率受限於模擬上電晶體大小的選擇，必需選用特定大小以 上的元件才能模擬，導致電晶體的寄生電容效應很大，使得低通濾波 器的通過截止頻帶往低頻偏；操作頻寬（最高頻率與最低頻率比值）

大概為2.7倍頻，與理論操作頻寬3倍頻很接近，頻寬較小的原因可能 是在高頻處，整個迴路訊號損耗較大，使得電路無法正常正作。輸出 相位雜訊比輸入訊號的相位雜訊經過除2電路的壓抑後，降低約6dB，

與理論相符。

3.7 實作三 正交訊號輸出訊號再生式除二電路

（Win 0.15μm PHEMT）

3.7.1 研究動機

一般正交訊號輸出的除二電路都是以flip-flop的形式來完成，但 因為在此類形的除頻器在高速操作需要消耗極大的功率，故我們想要 採用RFD的架構來完成正交訊號的輸出，即設計一個適合高頻操作輸 出正交訊號的除二電路。此次因為相位誤差的量測考量，設計了一個 不同頻率的正交訊號輸出的RFD。

3.7.2 28GHz IQ RFD電路架構

除了除2電路以外，還設計了一個被動的SSB up-converter來間接

除了除2電路以外，還設計了一個被動的SSB up-converter來間接

在文檔中 馬爾尚分合波器之混頻器與利用除頻器與振盪器之訊號產生電路 (頁 61-0)