數位可測試性設計之二階Σ-Δ類比數位轉換器

為了驗證所提出之內建自我測試架構之可行性，我們需要一個待測類比數位 轉換器來搭配整個系統一起做量測。所幸的是，這個部份在先前已經由我的指導 老師交大電控系洪浩喬教授做完了 [19]。因此接下來的部份我們將直接截取此篇論 文的部份內容做介紹。

此待測電路為一個加入數位可測試性設計之二階Σ-Δ類比數位轉換器。整個 架構如Fig. 12。如圖所示，在輸入級的部份加入了四個有數位可測試功能的開關電 路 (S1~S4)，隨著控制訊號的變化S1~S4和SA、SB這六個開關電路會進行相對應的 動作接收輸入訊號。

此數位可測試性設計之二階Σ-Δ類比數位轉換器具有二種操作模式：當電路 操作在正常模式下的時候，此時測試模式控制訊號線T將會被設為0，且激發源輸 入訊號Din會被設為1，因此這時候S1~S4這四個開關電路會被關上。而C0與C1這 兩個取樣電容將會對外來的輸入±Vin進行取樣的動作，並且把取樣到的電荷轉移 到積分器上面的電容CIp以及CIn上面。

Fig. 12 數位可測試性設計之二階Σ-Δ類比數位轉換器之電路圖

另一方面，當電路操作在測試模式下面時，此時測試模式控制訊號T將會被 設為1。這時候從圖上面可以看到，SA和SB這兩個開關電路會關上。這時候C0與 C1這兩個取樣電容會取樣到參考電壓 Vref± 的值，並且透過S3與S4或者是SC與SD (取決於激發源輸入訊號Din的值為0或為1) 把電荷轉移到積分器的電容上面。在這 個操作模式下，整個第一級電路可以看成由一個積分器和兩個1位元的數位類比轉 換器建構而成。

此架構最大的特性在於電路工作在測試模式下的時候大量地重複使用了原本 正常模式下的電路，包含共兩級的OP放大器、電容、比較器、以及大多數的開關 電路。這個性質帶來了以下的好處：

(1) 低成本效益：與原本的架構比較起來，此數位可測試性設計之二階Σ -Δ類比數位轉換器所承受的多餘之成本負擔只有四個開關電路以及 一些負責產生控制訊號的數位電路。在佈局 (layout) 的時候，所有其

它額外多出來的數位可測試性設計電路以及連接線路都可以安排在 原本架構中的空白之處而不佔據其它多餘的面積。換句話說，此額外 的數位可測試性設計電路是不具有成本負擔效應的。

(2) 高量測精確度與錯誤覆蓋度 (fault coverage)：在測試模式時，除了SA 與SB兩個開關電路以外，所有的元件都是在運作中的。也就是說，

除了SA與SB以外，此數位可測試性設計技術可以偵測到所有的硬式 錯誤 (hard fault，意指開路或是短路)。再者，所有的軟式錯誤例如OP 放大器之開路增益、單位增益頻寬、位移誤差、以及偏斜速率等參數 的變動，還有電容的不匹配效應、開關電路的時脈滲入效應 (clock feed-through)、電荷重新分配效應 (charge redistribution)等非理想效 應，也是會同時發生在正常模式與測試模式之下(除了SA與SB以 外)。因此，良好的量測精確度與錯誤覆蓋度是可以保證的。

(3) 均速測試 (at-speed testing)：在大多數的內建自我測試系統中，由於 受限於架構限制，在測試模式下的操作時脈會比正常模式下的操作時