利用控制弦波對齊演算法實現使用於三角積分調變器的內建自我測試電路

國 立 交 通 大 學

電 機 與 控 制 工 程 學 系

碩 士 論 文

利用控制弦波對齊演算法實現應用於三角

積分調變器的內建自我測試電路

Implementation of a BIST circuitry for

Sigma-Delta Modulators based on the control sine

wave fitting method

研 究 生：宋 宏 慶

指導教授：洪 浩 喬 博士

利用控制弦波對齊演算法實現應用於三角積分調變器的

內建自我測試電路

Implementation of a BIST circuitry for

Sigma-Delta Modulators Based on the control

sine wave fitting method

研 究 生：宋宏慶 Student: Hong-Chin Song

指導教授：洪浩喬 博士 Advisor: Dr. Hao-Chiao Hong

國立交通大學

電機與控制研究所碩士班

碩士論文

A Thesis

Submitted to Department of Electrical and Control Engineering College of Electrical Engineering and Computer Science

National Chiao-Tung University in Partial Fulfillment of the Requirements

for the Degree of Master in

Electrical and Control Engineering

July 2007

Hsinchu, Taiwan, Republic of China

中華民國九十六年七月

利用控制弦波對齊演算法實現應用於三角積分

調變器的內建自我測試電路

研究生：宋宏慶 指導教授：洪 浩 喬 博士 國立交通大學 電機與控制工程學系 電機與控制工程研究所碩士班

摘 要

本論文提出了一個利用控制弦波對齊演算法實現應用於三角積分調變器的內 建自我測試電路。為了得到噪聲畸變比 (SNDR) 的值，傳統上所使用的方法為在頻 域上作分析，透過快速富利葉轉換法推導而得；本論文所採用的方式則是參考控 制弦波對齊演算法的測試流程，分別在時域上作運算以得到訊號功率以及雜訊與 諧波失真總功率。經由重新修改了控制弦波對齊演算法的流程後，所提出的內建 自我測試架構可免於使用數位運算處理器、記憶體、或是並列式乘法器等會佔據 大量晶片面積的電路。為了驗證其可行性，我們使用了一個加入數位可測試設計 的二階類比Σ-Δ調變器作為待測電路。經由量測結果得知，經由所提出之輸出響 應分析器的分析結果與傳統 FFT 分析法做比較，兩者差異值擁有 0.86 dB 的平均值 和 1.07 dB 的標準差。所提出之測試架構同時擁有低成本效益、高測試速度以及高 量測精準度等優點，適用於內建式自我測試應用中。

Implementation of a BIST circuitry for Sigma-Delta

Modulators based on the control sine wave fitting

method

Student: Hong-Ching Song Advisor: Dr. Hao-Chiao Hong

Department of Electrical and Control Engineering & Institute of Electronics

National Chiao-Tung University Abstract

An implementation of a BIST circuitry for sigma-delta modulators based on control sine wave fitting method is presented. Instead of using Fast Fourier Transform (FFT) to derive the signal-to-noise-and-distortion ratio (SNDR) in frequency domain, the pro-posed architecture uses the modified control sine wave fitting procedure to separately calculate the signal power and the total harmonic distortion noise power in time domain. It requires neither parallel multiplier nor complex CPU/DSP and bulky memory thus achieving a low cost. To verify its functionality, a second order de-sign-for-digital-testability Σ-Δ modulator is used as the modulator under test (MUT). Measurement results show that the SNDR difference between conventional FFT results and the corresponding ones of the proposed BIST scheme have a mean and a standard deviation of 0.86 dB and 1.07 dB respectively. The proposed BIST scheme has the ad-vantages of compact hardware, a short test time, and high testing accuracy that make it suitable for embedded BIST applications.

誌 謝

在研究所的這段期間，論文的完成，實在是仰賴很多人的協助與指導，在此 獻上誠摯的感謝。首先要感謝我的指導教授洪浩喬老師，對於我的論文研究提出 寶貴的意見與建議。雖然我的研究主題歷經了一段混沌未明的階段，老師還是在 百忙之中抽空，指導了我很多，關於研究的方向以及研究的態度。雖然我常常達 不到老師要求的標準，但老師還是不厭其煩的給我意見與指導，在這裡我向老師 要說聲感謝。另外，感謝實驗室的所有同學，讓我度過了很愉快的研究所生活。 感謝支持我的家人，雖然我很少抽的出時間回家，但家人的鼓勵與關懷是支 撐我最大的動力。感謝所有幫助過我的朋友，因為有你們，讓我在艱難與考驗中 成長。最後，僅以這篇論文，獻給所有陪我走過這一段日子的人，謝謝。

目錄

中文摘要 ... iii Abstract...iv 誌 謝 ...v 目錄 ...vi 圖目錄 ...ix Chapter 1 緒論 ...1 1.1. 研究動機與目的 ... 1 1.2. 測試類比電路所遭遇之難題與解決方案 ... 2 1.3. 待測Σ-Δ類比數位轉換器... 3 1.4. BIST規格與目標 ... 4 1.5. 論文章節組織 ... 5 Chapter 2 檢視目前領導潮流之研究 ...6 2.1. 基於直方圖 (histogram) 演算法之內建自我測試技術 ... 6 2.1.1. 基本觀念闡述 ...6 2.1.2. 硬體實現之分析與考量 ...7 2.1.3. 提高可行性之相關研究 ...8 2.1.4. 評估與討論 ...13 2.2. 基於頻譜分析法 (快速富利葉轉換) 之內建自我測試技術 ... 13 2.2.1. 基本觀念闡述 ...13 2.2.2. 硬體實現難處之分析與考量 ...15 2.3. 基於時域分析演算法之內建自我測試技術 ... 16 2.3.1. 基本觀念闡述 ...16

2.3.2. 控制弦波對齊 (Controlled Sine Wave Fitting, CSWF) 演算法 ...18

2.3.3. 評估與討論 ...23

Chapter 3 系統架構 ...25

3.1. 系統架構簡述 ... 25

3.2. 數位可測試性設計之二階Σ-Δ類比數位轉換器... 27

3.3. 位元串流產生器 (bit stream generator, BSG)... 30

3.3.1. 基本觀念 ...30 3.3.2. 一個具有良好成本效益的數位振盪器 ...37 3.4. 相位補償增益器的設計 ... 42 Chapter 4 系統之操作流程與硬體實現 ...49 4.1. 操作流程 ... 49 4.1.1. 週期一：計算偏移誤差 ...51 4.1.2. 週期二：計算增益誤差 ...52 4.1.3. 週期三：計算雜訊與弦波失真功率 ...53 4.2. 硬體實現 ... 55 4.2.1. 位元串流產生器之硬體實現 ...55 4.2.2. 輸出響應分析器之硬體實現 ...56 Chapter 5 模擬結果 ...58 5.1. 模擬狀況之設定 ... 58 5.2. 模擬結果與討論 ... 59 5.3. 以 Verilog 實現系統架構 ... 64 5.3.1. 控制邏輯電路的實現 ...64 5.3.2. 數位晶片實現流程之相關報告 ...67 Chapter 6 量測結果 ...72 6.1. 量測環境之設定 ... 72 6.2. 量測結果與討論 ... 72 Chapter 7 結論與未來發展 ...77

Reference ...79 自傳 ...82

圖目錄

Fig. 1 以正弦波當作理想類比數位轉換器之輸入時所得到之輸出直方圖... 7 Fig. 2 基於直方圖演算法之內建自我測試系統架構圖... 8 Fig. 3 時間分離演算法的測試過程... 9 Fig. 4 平行時間分離演算法的測試過程... 10 Fig. 5 基於平行時間分解演算法之內建自我測試架構... 11 Fig. 6 基於交疊式線性直方圖演算法之測試流程... 12 Fig. 7 基於快速富利葉轉換之混合訊號內建自我測試架構圖... 14 Fig. 8 在時域上面作分析以得到雜訊與諧波失真之訊號功率... 17 Fig. 9 IEEE 1241所提出之弦波測試電路架構圖 ... 18 Fig. 10 控制弦波對齊演算法之系統架構圖... 19 Fig. 11 基於Σ-△調變之內建自我測試系統架構方塊圖[28]... 25 Fig. 12 數位可測試性設計之二階Σ-Δ類比數位轉換器之電路圖 ... 28 Fig. 13 直接數位頻率合成技巧之系統架構圖... 31 Fig. 14 二階數位振盪器的架構圖... 32 Fig. 15 類比振盪器：一個並聯連接之電容-電感振盪器 ... 32 Fig. 16 振盪頻率(單位為fos)與a a_{12 21}乘積之間的關係...35 Fig. 17 振盪頻號之振幅與暫存器之間的關係... 37 Fig. 18 典型的一位元超頻取樣數位類比轉換器的架構圖... 38 Fig. 19 以Σ-Δ調變器取代暫存器之示意圖 ... 39

Fig. 20 (a)經過重新排列後之Fig. 14電路圖形式 (b)將圖(a)中之單位延遲器與N×N乘 法器之串聯組合以Σ-Δ調變器與1×N乘法器之串聯組合替換後之電路圖...41

Fig. 22 (a)一個負號積分器的電路圖 ... 44

Fig. 23 二階Σ-Δ調變器之系統架構圖 ... 45

Fig. 24 MUT 與相位誤差補償器之相位誤差關係圖 ... 47

Fig. 25 相位誤差與 residue tone之關係圖 ... 48

Fig. 26 基於Σ-△調變之內建自我測試系統架構方塊圖 ... 49 Fig. 27 位元串流產生器的架構圖... 50 Fig. 28 週期一：計算偏移誤差... 51 Fig. 29 週期二：計算增益誤差... 52 Fig. 30 週期三：計算雜訊與弦波失真功率... 53 Fig. 31 位元串流產生器之硬體實現... 55 Fig. 32 在位元串流產生器之Σ-Δ調變器內部第二級積分器輸入處所得到的雜訊轉 移函數 ...56 Fig. 33 硬體實現架構圖... 57

Fig. 34 以 MATLAB 描述MUT 之行為模式所參考之電路架構 ... 59

Fig. 35 Y’’MUT(z)與Y’’RES(z’)之頻譜 (以-6 dBFS為輸入訊號振幅所得之模擬結 果)...60 Fig. 36 以ORA與FFT分析所得之輸入振幅 vs. SNDR 模擬結果 ... 62 Fig. 37 Y’’MUT(z)與Y’’RES(z’)之頻譜 (以-52 dBFS為輸入訊號振幅所得之模擬結 果)...63 Fig. 38 以ORA與FFT分析所得之輸入頻率 vs. SNDR 模擬結果 ... 64 Fig. 39 控制邏輯電路的狀態轉移圖... 66 Fig. 40 經由 pre-sim 之後的輸入輸出波形圖... 69

Fig. 41 Altera Quartus II 進行編譯 (compile) 過後所得之相關報告 ... 70

Fig. 42 (a)降頻濾波器之APR 完成後所得之 layout 圖... 71

Fig. 43 Y’’MUT(z)與Y’’RES(z’)之頻譜 (以-6 dBFS為輸入訊號振幅所得之量測結 果)...73

Fig. 45 Y’’MUT(z)與Y’’RES(z’)之頻譜 (以-56 dBFS為輸入訊號振幅所得之模擬結 果)...75 Fig. 46以ORA與FFT分析所得之輸入頻率 vs. SNDR 量測結果 ... 76

Chapter 1 緒論

在本章節中，我們將簡略地介紹有關Σ-Δ調變器(sigma-delta modulator)以及 內建自我測試等主題。

1.1. 研究動機與目的

隨著晶片規模的不斷微縮，以及隨之成等比級數增加的單一晶片電晶體數 量，現在的晶片設計工程師們已經能夠在一個晶片中整點幾乎所有的系統功能。 我們可以預想到，單一晶片上面包含著愈來愈多種類且複雜的電路，例如類比電 路、數位電路、以及記憶體等等…，這樣的晶片有一個名詞稱之為 SOC (system on chip) 。在現今的業界， SOC 的運用已經愈來愈廣泛，目前市面上熱賣的3C商品不 管是手機、 MP3 隨身聽、或是電腦零組件等內部都有 SOC 的存在。而許多晶片廠 與設計工程師們也開始不斷地面臨和嘗試解決這樣的問題：如何在更小的晶片 上，以更低的功率消耗、更低的成本設計出功能更強大的晶片？ 由於科技的進步與經驗的累積，目前業界對於設計 SOC 晶片的技術已達到一 定的成熟度，但是測試 SOC 晶片的技術卻相對來說是遲滯不前的。前面提過 SOC 內部的電路複雜度愈來愈高，這樣的發展趨勢給予測試上所面臨的挑戰也愈來愈 大。原因有二： (1) 由於 SOC 內部的待測電路種類複雜，測試上將遇到很多的問題。舉 例說明，對於數位電路來說，我們主要的考量是它的錯誤覆蓋度 (fault coverage) ，對於鎖相迴路來說，我們感興趣的測試參數是 Jitter 的大 小，而對於資料轉換器來說，我們關心的是它的線性度與解析度。對 於不同的待測電路，所需要測得的測試參數以及測試方法也有所不 同。

(2) 由於晶片中擺放的電晶體數量一直增加，但是由晶片內部連接到外部 的接腳卻是有限的，所以在測試時要得到晶片內部節點的資訊，例如 訊號波形或是直流偏壓等是非常的困難。而這個缺點也提高了在測試 時偵錯的困難度。

1.2. 測試類比電路所遭遇之難題與解決方案

由於自動化輔助設計工具 (electronic design automatic tool, EDA tool)的成熟， 在測試數位電路和記憶體方面所遇到的困難會比測試類比電路來的簡單許多，因 此我們的研究重點將會放在測試類比電路上面。測試類比電路所遭遇到的問題有 很多；首先是測試激發源之解析度的優劣，將直接影響到測試結果的正確性。所 以一般而言在測試類比電路時對於測試激發源的設計規格會較為嚴苛，這也造成 了設計難度與硬體成本的增加。另外，相較於數位電路而言，類比電路較容易受 到來自於測試環境的雜訊干擾，甚至量測儀器的探針所產生的寄生電容效應也會 使得量測結果變差。所以在建構測試環境方面，測試類比電路所需花費的心力也 比測試數位電路來得多。最後一個問題也是最重要的問題，類比電路所花費之測 試成本會比數位電路來得高，原因有二；第一個原因來自於測試機台，一般而言， 測試機台的收費標準是以秒計費，尤其混合訊號之測試機台的費用通常是純數位 測試機台的數倍之多。第二個原因來自於混合訊號測試機台在進行測試的時候是 採用循序測試 (sequential test) 的測試流程，也就是數位部份與類比部份是分開測試 的，這將導致測試時間的拉長。所以我們可以看到在測試混合訊號電路時無論是 以秒計費的測試費用和測試時間都會比測數位電路來的高出許多。因此，如何有 效地節省混合訊號電路的測試成本成為了一個很重要的研究方向。 因應前面所描述之種種測試類比電路上所遇到的困難，許多學者提出了一個 能夠有效地解決問題的方式，稱為混合訊號內建自我測試 (mixed signal built in self test, mixed signal BIST) 方法。它的優點有以下兩點：

(1) 純數位 I/O (input/output)：如前文所述，因為類比電路較容易受到來自於 測試環境的雜訊干擾而致使測試結果變差。相對於類比 I/O 而言，純數位

I/O不但其抵抗雜訊的能力較強，而且讓類比電路能夠在純數位的測試環 境下進行測試，大大地減少了因為干擾使得測試結果變差的機率發生， 也 能得到較好的量測結果。 (2) 純數位 I/O所帶來的優點除了抗雜訊能力較強之外，更重要的是能夠讓混 合訊號電路放在純數位測試機台上面讓類比電路與數位電路同時進行測 試，這在節省測試成本方面將帶來非常大的經濟效益。

雖然 mixed signal BIST 擁有節省測試成本的優點，但是它同時也會為系統帶 來設計測試電路所造成之額外的硬體負擔，使得硬體成本增加，這是必須注意的 地方。

綜合以上所述之種種測試上所遇到的難題，我們決定使用內建自我測試方法 來 解 決 問 題 。 基 於 Σ - Δ 調 變 之 內 建 自 我 測 試 技 術 (sigma-delta modulation based/SDMB BIST scheme) [1][2] 是一個很好的參考論文。它的優點在於非常低的 類比電路之硬體負擔、高錯誤覆蓋度、高量測精準度以及均速 (at-speed) 測試等。 而實現一個 SDMB system 需要一個位元串流產生器 (bit stream generator, BSG)以及 一個輸出響應分析器 (output response analyzer, ORA)，其設計方法及硬體架構將於 後面的章節分別介紹。

1.3. 待測Σ-Δ類比數位轉換器

隨著科技的演進，數位信號處理器(digital signal processor)的運算能力也愈來 愈強大，同時也帶來了對於高解析度類比數位轉換器(analog to digital converter , ADC)的需求。大約三十年前，Σ-Δ類比數位轉換器之架構已被提出，但直到近年 來 VLSI 技術大幅提升後，才使價格合理之Σ-Δ 類比數位轉換器單晶片得以問 世。現階段在低硬體成本、低訊號頻寬、低訊號功率及高解析度的應用場合中均 可看到Σ-Δ類比數位轉換器的存在。主要原因來自於其架構上的優點，以下為簡 單的說明： (1) 不像其它架構在類比部分可能需要大量的硬體負擔或者是完美、精準、且 難於設計的建構單元(building block)，三角積分類比數位轉換器在類比電路的部分

則相對容易設計，且對於雜訊以及電路的不完美(circuit impairment)等，相對的抵 抗力較佳。 (2)雖然在類比部份有了上面提到的優點，不過相對地在數位部份也需要較多 的訊號處理(decimation)。然而，已經有相當多的文獻可證實，經由使用一些技巧 將有助於降低其硬體負擔，再加上使用了諸如超頻取樣(over-sampling)以及雜訊塑 造(noise shaping)等技巧，就能達到高解析度的要求。 Σ-Δ類比數位轉換器主要應用在於音頻訊號處理器上面，而 MP3 player在目 前市面上的受歡迎程度也帶動了此種架構 ADC 之大量生產。在本論文中，我們選 定它做為內建自我測試系統中的待測電路，目標是希望能夠降低測試成本，相對 地也提高了利潤空間，對於以營利為目的業界來說是非常重要的。

1.4. BIST規格與目標

接下來將針對本篇論文所設計之電路提出主要的規格與目標。此篇論文的出 發點為以Σ-Δ類比數位轉換器 (也就是超頻取樣類型的ADC) 為待測電路，我們發 現了一個測試方法，其特點為相對於目前傳統的測試流程而言，將可以有效地節 省測試成本。換句話說，我們的測試方法是專門為了Σ-Δ類比數位轉換器所設計 的，而且其優點為在於花費較少的測試成本之前提下，仍然能夠達到相同的目的(測 出相同的測試參數)。以下為我們的BIST規格： z 訊號頻寬：24 KHz

z 超頻取樣比(over-sampling ratio, OSR)：128 z 超頻取樣頻率：6.144 MHz z 噪聲畸變比 (SNDR) 之運算精確度：76 dB (註) ※ (註) 如同 3.2 所提及，本篇論文所搭配之待測電路是由指導教授洪浩喬老師所設 計，參考[19]的內容，此Σ-Δ類比數位轉換器以數位方式所能測得之 SNDR 最大 值約在76 dB 左右，因此本論文的設計規格便以至少能運算出 76 dB 之精確度為設 計目標。

1.5. 論文章節組織

在本章節已經說明了本論文的目標，並簡略地介紹了關於晶片測試所遇到的 困難及解決方式。第二章將介紹之前的學者對於內建自我測試所做過的相關研 究，並討論其可行性及針對成本效益進行分析。第三章則介紹我們所提出的內建 自我測試架構以及針對系統中個別的區塊進行說明。第四章之重點主要在於介紹 設計方法以及操作流程。第五章提出模擬結果及 Verilog 硬體實現證明論文所提架 構之可行性。第六章是量測結果及相關討論。第七章則為本論文做個總結。

Chapter 2 檢視目前領導潮流之研究

在本章節中將介紹目前學術界對於內建自我測試方法的研究中最領導潮流的 幾項作法。由於我們的設計目標為內建自我測試，所以硬體實現之成本效益將會 是最主要考量其適用性及可行性的要素，而在本章節中也會針對各個作法做硬體 實現所需花費的成本作為討論的方向。

2.1. 基於直方圖 (histogram) 演算法之內建自我測試技術

直方圖 (histogram or code density) 演算法是現今業界中最熱門的測試類比數 位轉換器的方法之一。提供一個類比的輸入訊號，我們可以利用直方圖演算法在 類比數位轉換器的輸出處統計出各個不同的數位碼出現的次數。利用待測電路之 數位碼與透過理想類比數位轉換器所得之數位碼兩者做比較，就可以得到待測類 比數位轉換器的測試參數，如差異非線性 (differential nonlinearity, DNL) 和整體非 線性 (integral nonlinearity, INL) 等。

2.1.1. 基本觀念闡述

直方圖演算法可以告訴我們每筆不同的類比數位轉換器輸出數位碼的出現次 數。一般在利用此測試方法的電路中，輸入波形可以是斜坡函數 (ramp function) 或 是正弦波函數。對所得之直方圖輸出數位碼資料去做相關的數學公式加以分析就 可以得到此類比數位轉換器的測試參數。透過直方圖演算法我們可以得到很多有 用的資訊。舉例說明，參考Fig. 1。假設H i 代表第 i 個字碼擊中 (hit) 的次數 (也

( )

就是Fig. 1右圖的y軸) ，我們可以看得出來圖形中的y軸高度並不是規則的，這是因 為輸入的正弦波它的斜率本來就不是固定的。換句話說，若把輸入的訊號改成斜

坡函數的話，那麼各個輸入數位碼所相對應的出現次數就會一樣多，也就是反應 出了此時輸入波形的斜率是固定的。

Fig. 1 以正弦波當作理想類比數位轉換器之輸入時所得到之輸出直方圖

使用直方圖演算法做為測試方法之前，必須要先確認系統的取樣頻率 (sam-pling frequency)跟輸入訊號的頻率之間是互不相關 (uncorrelated) [4] 的。經由比對 待測類比數位轉換器之輸出直方圖以及理想直方圖兩者之間的差異性，就可以得 到此待測電路之特徵資料 (characterization data) ，這些資料可以讓我們得到有用的 情報。例如，是否此類比數位轉換器有缺碼 (missing code) 現象的出現，或是偏移 誤差 (offset error)、增益誤差 (gain error)、還有非線性度 ( differential and integral nonlinearity) 的好壞等等。

2.1.2. 硬體實現之分析與考量

我們將從最直接及最簡單的硬體實現方法開始討論。首先，實現此架構需要 大量的記憶體 (輸出直方圖與理想直方圖兩者都要儲存以供比對) 還有操作單元 (具有加、減、乘、除等運算能力) 等電路。因為在直方圖演算法中，要得到類比數 位轉換器測試參數必須透過輸出直方圖還有理想直方圖兩者之間的比對以及運 算，所以兩個用來儲存輸出直方圖和理想直方圖的記憶體 (容量大小為2n_{，n為待測} 類比數位轉換器的解析度) 是不可避免的。再者，為了得到測試參數，我們需要在 晶片上對於所得的直方圖資料做複雜的運算，這代表可能需要使用到一個數位訊

號處理器 (digital signal processor, DSP) 。最後，整個系統需要一個控制單元以確保 上述的工作都能夠正確地執行。 Fig. 2清楚地展示出了實現一個基於直方圖演算法的內建自我測試技術所需 要的各項資源。顯而易見地，除非在晶片內部有足夠的內建資源 (數位訊號處理器 與記憶體) 可利用，否則要在晶片上面完成數位訊號處理器與記憶體的硬體實現將 會帶來非常龐大的硬體負擔。 Fig. 2 基於直方圖演算法之內建自我測試系統架構圖

2.1.3. 提高可行性之相關研究

為了解決硬體負擔的問題，後來的學者提出了許多不同的方法嘗試去壓低硬 體成本的浪費。時間分離 (time decomposition) 方法是被證實能有效地降低硬體負 擔的方法之一 [1][6][7]。其主要精神就是把整個測試的時間分成好幾個不同的週期 去完成 (參考Fig. 3)，每個週期負責運算其單一的測試參數。這種作法有兩種好處： 第一是硬體資源可以共用，舉例來說，在對偏移誤差以及增益誤差做運算的時候 都需要用到除法器，但是因為每個週期只負責運算單一個測試參數，所以這個時 候只需要一個除法器重複使用就夠了，這個資源共用的概念可以大大地減少數位

訊號處理單元的硬體負擔。再者，我們可以把時間分離這種概念更進一步地運用 到每個測試週期中。簡單地說，就是把每個測試週期分解成好幾個步驟，每個步 驟皆只需要儲存一個測試直方圖的字碼 (codeword) ，如此一來就可以把所需記憶 體的數量降低。但是這個方法將會造成整個系統的測試時間被拉長，造成測試成 本的提高，如何取捨則端看設計者在硬體負擔與測試時間兩者之間去做拿捏。 Fig. 3 時間分離演算法的測試過程 為了克服測試時間被拉長的缺點，後來的學者更進一步地提出了相對應的解 決方案 [8]。這個解決方案包括兩個方法：(1)平行時間分解演算法 (parallel time decomposition)，主要是把計算 DNL 、 INL 、偏移誤差、以及增益誤差的過程設法 讓全部的計算皆同時進行。(2)交疊式線性直方圖演算法 (fold linear histogram scheme)，主要是用在計算DNL和INL的過程中，以更進一步地縮短測試時間。在 接下來的兩小節中將各別針對這兩種方法做相關的介紹。 2.1.3.1. 平行時間分解演算法 它一種是針對時間分解演算法的缺點加以修改的演算法。因應前者所提出的 方法是為了減輕後級的輸出響應分析器之硬體負擔而造成了測試時間的拉長。後 者所提出的解決之道為設法讓DNL、INL、偏移誤差、和增益誤差這四個參數的運 算同時進行，以解決在原本的時間分離演算法中因為要減少硬體負擔所造成之測 試時間加長的問題 (參考Fig. 3)。 Fig. 4顯示出了利用平行時間分離演算法的測試過程，其數位分析器 (digital analyzer)主要由三種模組組成： (1) 檢測模組，負責存取類比數位轉換器輸出的字碼。 (2) 計算模組，負責同時 (parallel)對檢測模組所儲存的字碼做運算。

(3) 控制模組，負責安排整個系統的測試過程。 Fig. 4 平行時間分離演算法的測試過程 接下來我們將簡略地說明在Fig. 5中每個區塊的功能。DM_register之組成電路 為一個計數器和一個比較器，其功用在於把每個類比數位轉換器輸出字碼跟參考 字碼做比較。而偏移誤差和增益誤差的計算則是在CM_OG_register中完成。在DNL 的部份則是在CM_DNL_register做運算，而各別INL的值可由目前的DNL與前一個 週 期 的 INL 相 加 而 得 。 經 由 運 算 過 後 每 個 週 期 所 得 到 的 INL 則 會 儲 存 在 CM_INL_register中。各個測試參數的運算公式分別如下所示：

(

2 1

)

( )

0 2 n ideal H H Offset H − − = ⋅ (1)

( )

1 1 k m i k ideal H i Gain m H + − ₌ = + ⋅

∑

(2)

( )

( )

ideal ideal H i H DNL i H − = (3)

( )

( )

1

( )

INL i =INL i− +DNL i (4) Fig. 5 基於平行時間分解演算法之內建自我測試架構

2.1.3.2. 交疊式線性直方圖演算法 (Fold Linear Histogram-Based BIST Scheme) 在2.1.2所提到之時間分離演算法最大的缺點在於計算INL、DNL的時候花費 了太多時間，整個系統的測試時間也因此而無法有效地縮短。其主要的原因是來 自於在時間分離演算法中計算DNL的時候，每個測試週期只去偵測一個類比數位 轉換器輸出碼。假設H_ideal

( )

i 為理想類比數位轉換器之第i個輸出字碼擊中次數，Fs 為系統之取樣頻率，n為待測類比數位轉換器之解析度，而T為一個測試週期的時 間長度。我們可以發現在一個週期中，偵測每個輸出字碼的過程將花費H_ideal

( )

i F_s

的時間，可是每個週期仍然會有T−H_ideal

( )

i F_s的時間是被浪費掉的。因此，[8]的 作者提出了一個以時間分離演算法為延伸的想法，稱之為交疊式線性直方圖演算 法。其做法為在計算DNL的週期中，同時對每個輸出字碼做檢測與運算的動作， 如Fig. 6所示。為了要正確地完成同時檢測以及同時運算的工作，我們需要兩個暫 存器去分別運算奇數以及偶數的DNL。從Fig. 6中可以看出，當DNL_even_reg在對 偶數的字碼進行偵測的同時，DNL_odd_reg也在對奇數的字碼作計算。如此一來， 奇數的DNL字碼與偶數的DNL字碼就會呈交疊式的一筆一筆相繼出現，最終把它 們合起來就是一個完整的DNL序列。而INL的計算可以參考式(4)得知，各個INL的 值等於目前測得之DNL與前一個週期測得之INL做相加。最後，偏移誤差與增益誤 差的計算分別由CM_OFFSET_reg與CM_GAIN_reg負責，這兩個測試參數的計算方 法則與前者所提出之時間分離演算法所提出的是相同的。 Fig. 6 基於交疊式線性直方圖演算法之測試流程 (a) 時間分解演算法中 DNL 之計算流程 (b) 交疊式線性直方圖演算法

2.1.4. 評估與討論

如同2.1.1所提到的，通常直方圖演算法在硬體實現方面會遇到的困難就是數 位訊號處理單元和記憶體的使用是無法避免的，而這兩塊電路會帶來非常大的硬 體負擔，同時也讓直方圖演算法變得難以實現。如同前幾節提到過，為了要減決 這個問題，近年來很多學者提出了一些方法從硬體方面或是系統架構方面著手， 也得到了不錯的成果。透過直方圖演算法我們可以得到待測類比數位轉換器的偏 移誤差、增益誤差、INL以及DNL等測試參數，而且也能得到很高的量測凖確度。 不過直方圖演算法主要應用還是放在靜態的測試參數 (static parameter) 上面，對於 動 態 測 試 參 數 例 如 待 測 類 比 數 位 轉 換 器 的 訊 號 與 噪 聲 畸 變 比 (Signal to Noise-Distortion Ratio, SNDR) 卻無法測得，這也是它不被我們所採用的最重要原 因。

2.2. 基於頻譜分析法 (快速富利葉轉換) 之內建自我測試技

術

在類比數位轉換器測試中，利用快速富利葉轉換 (Fast Fourier Transform) 來得 到有效位元數(efficient number of bits)是最普遍的技術之一。

2.2.1. 基本觀念闡述

當我們在進行混合訊號電路測試時，很多時候無法很直接地從示波器上面的 輸出波形去判斷待測電路的好壞，特別是如果這個待測電路又帶了許多其它非理 想效應例如諧波失真，或是雜訊等等。通常這些非理想效應是無法在時域上面看 出好壞的。那麼，應該如何由這樣的訊號中得到我們想知道的資訊呢？答案就是 使用富利葉轉換。富利葉轉換是一種數學方法，它可以幫助我們了解一個複雜的 訊號其各個頻率的訊號功率分佈。富利葉轉換讓我們可以將時域上面得到的資訊

轉換到頻域上面，描述成一個與頻率有關的函數。其種種的優點正是混合訊號電 路測試所需要的。 首先介紹有關基於頻譜分析法之內建自我測試 (另一種說法為spectral BIST) 的基本知識。簡單地說，所謂的基於頻譜分析法之內建自我測試方法就是把一個 已知的輸入訊號輸入一個待測類比電路，然後在此待測類比電路的輸出處觀察輸 出訊號的頻譜。我們可以對照輸入處與輸出處訊號的相對差異性，加上此待測電 路的設計規格也是已知的，就可以得到所需的測試參數。從Fig. 7中我們可以看到 一個傳統的基於頻譜分析法之內建自我測試架構圖，而且是可以在晶片上實現 的。當系統在測試模式下運作的時候，我們可以藉由改變控制訊號去控制一個類 比多工器，讓系統進入到測試模式。此時待測之類比數位轉換器的輸入訊號由晶 片上的數位測試訊號產生器加上一個數位類比轉換器所提供，其它更詳細的測試 流程可以參考[9]。只要有足夠的記憶體與測試時間，各式各樣的測試參數諸如訊 號與噪聲畸變比、增益誤差、頻率響應、以及交互調變失真比 (inter-modulation distortion ratio, IMDR)等等都可以利用這個方式測得。

Fig. 7 基於快速富利葉轉換之混合訊號內建自我測試架構圖 值得一提的是，雖然類比數位轉換器的輸入訊號為類比訊號，但是在Fig. 7可 以看到，這裡的訊號激發源 (signal source) 的形式並非是直接以類比訊號產生器的 目標去設計的。原因是要在晶片上設計一個可控制、且高解析度的類比訊號產生 器是難以實現的。相對來說，如果以數位訊號產生器為設計目標的話，就能以較 低的硬體負擔以及較容易的設計方法去達成可控制、且高解析度的要求。所以一 般大多數的設計都是以一個數位訊號產生器加上一個數位類比轉換器去實現一個

類比訊號激發源。一般數位訊號產生器的設計方式有很多，例如利用唯讀記憶體 產生訊號[10]，或是利用鎖相迴路產生訊號，以及利用Σ-Δ調變器產生訊號[11]， 或是有限長度位元流 (fixed length bit stream approach) [12][13] 的方式等等。

在測試模式中，後級需要一個數位響應分析器負責對待測類比數位轉換器的 輸出響應做分析。數位響應分析器的類型有很多，快速富利葉轉換是其中的一種 典型。透過快速富利葉轉換的分析，幾乎所有動態參數都可以得到。另一方面， 當系統不在測試模式下工作時，具有快速富利葉轉換運算能力的數位響應分析器 還可以拿來作數位訊號處理的運算單元，如此一來將大大地節省了整個系統的硬 體成本，也提高了此方法的可行性。

2.2.2. 硬體實現難處之分析與考量

快速富利葉轉換 (Fast Fourier Transform, FFT)的出現著實讓我們從頻譜上面 做分析的時候帶來了很大的好處。在1960年代以前，要得到一個訊號的頻譜就只 能由離散時間富利葉轉換 (discrete-time fourier transform, DTFT) 來著手。如果要對 一個訊號做一次N點的離散時間富利葉轉換，所需要的運算量為N(N-1)次的乘法及 加法。以N=1024為例子，總共需要做超過一百萬次的乘法才能得到訊號的頻譜。 這個運算量對一部個人電腦來說已經是一個很可觀的數字，更遑論要在晶片上實 現 的 可 能 性 。 如 果 使 用 快 速 富 利 葉 轉 換 對 一 個 訊 號 做 一 次 N 點 的 運 算 量 為 Nlog2(N)，與剛才相同N=1024的例子做比較，快速富利葉轉換只需要做10240個乘 法就可以得到結果。隨著點數N的增加，由於離散時間富利葉轉換的運算量是隨著 指數上升的，兩者之間運算量的差異也就愈明顯。 雖然快速富利葉轉換已經能有效的縮小運算量，不過對於目標為低硬體負擔 的內建自我測試系統來說還是稍嫌不足。我們也試著去了解之前的研究，有不少 相關的快速富利葉轉換運算單元的設計，不管是特別針對運算時間或是硬體成本 都進行了最佳化的處理，也得到了不錯的成果。不過絕大部分的設計目標都是以 實現低運算時間或是低硬體成本的快速富利葉轉換的運算單元為主，鮮少有把它 拿來與內建自我測試的系統一起搭配的相關論文。少部分研究如 [14] 雖然採用了

快速富利葉轉換運算單元做為後級的訊號分析，但是在此篇論文中作者一開始已 假設了在系統中有一個數位訊號處理單元的存在。換句話說，於此篇論文中並沒 有特別為快速富利葉轉換去做晶片上的硬體實現。然而在我們的應用上並不存在 於多餘的數位訊號處理單元可供利用，也因此快速富利葉轉換並不適合於我們的 內建自我測試架構中所採用。

2.3. 基於時域分析演算法之內建自我測試技術

若想要得到待測類比數位轉換器的有效位元數，除了一般最為人所熟知的頻 譜分析法 (快速富利葉轉換) 之外，另一個方向就是從時域方面來著手。如同在2.2要 在晶片上用電路直接實現快速富利葉轉換法會造成極大的硬體負擔，所以從時域 方面下手成為了我們主要的研究方向。

2.3.1. 基本觀念闡述

重複2.1.4所提到的，我們的設計目標是建構一個內建自我測試系統，而且在 測試參數的部份主要放在計算噪聲畸變比以及有效位元數上面。噪聲畸變比的表 示式如下： 2 2 signal THD N Amp SNDR Power ₊ = (5) 從式(5)可以看出，要得到訊號與噪聲畸變比的值，首先必須知道訊號功率以 及雜訊與諧波失真功率的值。如果由頻譜分析法 (快速富利葉轉換) 的角度來看， 要得到這兩個值非常地容易，只要直接對輸出的訊號做快速富利葉轉換就可以得 到答案。然而如同2.2所提及，過去利用快速富利葉轉換來實現整個內建自我測試 系統的研究，都是因為假設旁邊有一個數位訊號處理單元跟記憶體的存在。因此， 如果要得到訊號與噪聲畸變比的值就變得很簡單，只要直接把輸出的訊號送到旁 邊的數位訊號處理單元做處理就好了，甚至不會花費任何的硬體成本。遺憾的是 在我們的研究中並沒有辦法保證此假設會成立。因此，我們嘗試著在時間領域 (time

domain) 上尋求答案。在時間領域上作分析與在頻率領域上分析的方法是截然不同 的：在頻率領域上是透過快速富利葉轉換而得到訊號在各個頻率上面的功率分佈 情形，因此訊號功率以及雜訊與諧波失真功率可以很快地計算出來。而在時間領 域上，則要設法從待測的類比數位轉換器之輸出響應中分別取出訊號功率以及雜 訊與諧波失真功率。 Fig. 8 在時域上面作分析以得到雜訊與諧波失真之訊號功率 Fig. 8所示為如何在時域上做分析以得到待測類比數位轉換器之噪聲畸變 比。基本的想法是：把一個類比訊號輸入待測的類比數位轉換器當作測試訊號， 同一時間產生另一組數位訊號當作參考訊號。要注意的是，所產生的參考訊號必 須與測試訊號兩者之間為無誤差的 (error free)，也就是兩個訊號之間的振幅大小、 偏移誤差、與相位誤差都相同。將測試訊號與參考訊號作相減，就可以得到雜訊 與諧波失真訊號。之後，再計算所求的信號功率即得雜訊與諧波失真訊號的功率 (PTHD+N)。由於整個系統是以內建自我測試為設計目標，因此激發訊號源的形式是 我們可以控制的。換句話說，激發訊號的功率 ( 2 2 signal Amp )是已知的，所以訊號與

噪聲畸變比以及有效位元數 ( efficient number of bits, ENOB)就可以依式(6)和式(7) 計算出來。 2 2 signal THD N Amp SNDR P ₊ = (6) 1.76 6.02 SNDR ENOB= − (7)

2.3.2. 控制弦波對齊 (Controlled Sine Wave Fitting, CSWF) 演算法

在決定了在時間領域上作分析為我們的主要方向之後，接著便開始試著尋找 過去相關的論文研究。控制弦波對齊演算法[15]是我們主要做為參考的一篇論文。 所以在本小節中，將針對整篇論文做詳細的介紹。 2.3.2.1. 基本想法 Fig. 9 IEEE 1241 所提出之弦波測試電路架構圖 類比數位轉換器測試標準 IEEE 1241 [16]以及DYNAD [17]主要內容在於闡述 如何由量測資料計算出類比數位轉換器測試參數的方法。如Fig. 9所示，IEEE 1241 所提出的方法在某些角度上來看是比較複雜的。因為在這個架構中，其輸入測試 訊號是已知的，所以如果我們把握這個優點並且拿它去跟輸出訊號做比較的話， 就可以得到很多資訊。但是在IEEE 1241中，它並沒有好好地利用這個優點，而是

把所有的測試資料都儲存起來，直到整個測試流程結束以後再把資料傳送到處理 器去做運算。通常這裡的處理器是指一部個人電腦。很顯然地，傳送資料的時間 太冗長可能會是這個方法的缺點之一，而且它通常會比分析資料的時間還要久， 因此造成了整個測試流程時間過長，增加了不必要的測試成本。而由於這個缺點 也促使作者嘗試著尋找一個方向：是否能夠讓全部的資料都在測試板上面處理？ 甚至是放進晶片裡面做處理？如此一來就可以完全消除因為傳送資料所造成不必 要的時間浪費，進而大大地縮減整個測試流程的時間。因此，作者提出了一個架 構，整個過程都是在時域上做處理。而主要的資料分析的方式是基於類比數位轉 換器輸出資料與參考資料比較而來的。所提出之架構圖如Fig. 10。 Fig. 10 控制弦波對齊演算法之系統架構圖 2.3.2.2. 測試訊號的產生 在 系 統 中 的 類 比 測 試 訊 號 的 產 生 是 藉 由 一 組 數 位 的 PDM(Pulse Density Modulation)訊號後級再串上一級二階RC低通濾波器而成。為了不讓濾波器的硬體 實現面積過大因而造成不必要的硬體負擔，通常在數位 PDM 的訊號部份，它的雜 訊跟諧波失真的部份都要盡可能地壓低才行，如此一來才不會造成濾波器的負 擔，也使得濾波器的設計複雜度提高。而Σ-Δ調變器正好可拿來產生數位 PDM 訊 號並且合乎低雜訊與低諧波失真的要求。

Σ-Δ調變器擁有把頻寬內的雜訊推到高頻部份去的能力，而且隨著超頻取樣 比率(Over-Sampling Rate, OSR)的增加，訊號的有效頻寬會變窄 (如式(8)) 。所以我 們可以藉由選擇較高的超頻取樣比率讓一些濾波器的設計參數例如3db頻率和邊 沿斜率(slew rate)等規格變得比較有彈性。如此一來後級的低通濾波器會較易於設 計，也縮小濾波器的硬體實現面積，達到低硬體成本的要求。 2 clk f Bandwidth OSR = (8) 至於超頻取樣比率如何選擇呢？在 [18] 中提到，對於一個一位元量化器之二階Σ-Δ調變器來說，它的訊號雜訊比值的理論值為

(

)

2 15 log 2 db SNR = OSR − (9) 而在一般工業界的標準來說，通常測試訊號的有效位元數要比待測類比數位轉換 器的有效位元數高3位元以上，所以超頻取樣比率的選擇就端看待測類比數位轉換 器的設計規格以及式(9)來做決定。 2.3.2.3. 參考訊號的產生 參考訊號的意義為理想的測試訊號。簡單地說，就是把測試訊號所帶的一些 待測類比數位轉換器的非理想效應如雜訊或諧波失真等，移除之後的訊號把它稱 為參考訊號。參考訊號與測試訊號兩者之間的頻率必須要相等而且不能有相位差 存在。因為測試訊號的訊號路徑中可能包括了類比濾波器或是待測類比數位轉換 器等電路，所以它跟參考訊號之間一定會有相位差的存在。因此，在設計產生參 考訊號的電路時，參考訊號的相位差必須要是可調整的。 2.3.2.4. 偏移誤差之補償 首先定義類比數位轉換器輸出訊號：

( )

sin

(

0

)

0

( )

s t = A ω t+ϕ + +u r t (10)

其中在式(10)中各項代號的定義為： z 角頻率ω₀ z 振幅 A z 偏移電壓 u₀ z 雜訊r t ，主要由量化雜訊以及待測類比數位轉換器之非線性項所組成

( )

z 相位差ϕ，主要由類比濾波器以及待測類比數位轉換器所造成 我們知道偏移誤差的計算方式為

(

)

0

( )

0 0 0 0 1 1 1 cos T T t t A u t r t dt T = T ω ω ϕ0 T = ⎡ ⎤ − + + + ⎢ ⎥ ⎣ ⎦

∫

T

∫

(11) 其中T為觀察此訊號的時間長度。如果中心頻率ω₀以ω₀ =2π T₀ 取代的話 ( 為取 樣週期)，則式(11)可以表示為 0 T 0 0 0 0 0 1 sin sin T noise t AT T T u u T = πT πT π T ϕ ⎛ ⎞ ⎛ ⎞ + + + ⎜ ⎟ ⎜ ⎟ ⎝ ⎠ ⎝ ⎠

∫

(12) 式(12)的第一項的意義為基本頻率的線性平均值，如果觀察時間T的大小為取樣週 期T₀的整數倍率的話，我們可以發現此項的值會等於零。而式(12)的第二項代表偏 移誤差，也就是我們想要得到的值。第三項則是代表雜訊和諧波失真所組成的訊 號，在統計學上的角度來說，我們假設它平均值為零，故這個項並不會影響到我 們計算偏移誤差的值。 雖然式(10)、(11)、(12)都是以積分式子來表示，不過因為我們都是針對類比 數位轉換器的輸出訊號做運算，所以實際上在晶片裡實現的時候，積分都是以累 加器去實現的。而且由於是數位電路的關系，所以我們可以非常精確地取到整數 週期的資料，也代表著所提出的做法而得到的偏移誤差的準確度是很高的。

2.3.2.5. 增益誤差之補償 如果我們取一個整數週期的正弦波函數並對它做積分，那麼我們就可以得到 有關這個正弦波的振幅的值，如式(13)所示： 0 ₀ 0 0 2 T sin 2 T t t A dt A T π π = ⎛ ⎞ = ⎜ ⎟ ⎝ ⎠

∫

(13) 除了多了一個取絕對值的動作，其它的運算方式與2.3.2.4所提到之偏移誤差的計算 是完全相同的。要注意的是從式(13)可看到要得到振幅的值要多做一個除以2T0 π 的 動作。得到了振幅之後，算出來的值會與參考訊號相乘然後再跟測試訊號做相減。 如果此時的參考訊號與測試訊號之間不存在相位差的話，相減完之後就可以得到 我們要的諧波失真與雜訊的值了。 2.3.2.6. 相位偵測與補償 不過，在大部份的情況下參考訊號與測試訊號之間的相位差並不會是零。因 此在系統中必須要有一個相位偵測與補償的電路。當我們把做完偏移誤差補償以 及增益誤差補償之後的參考訊號拿去跟測試訊號做相減之後，所得到的式子可以 表示如下：

( )

(

(

)

( )

)

( )

( )

0 0 0 sin sin =2Asin cos 2 2 noise s t A t t r t t r ω ϕ ω ϕ _ω ϕ = + − + ⎛ ⎞ ⎛ ₊ ⎞₊ ⎜ ⎟ ⎜ ⎟ ⎝ ⎠ ⎝ ⎠ t (14) 式(14)的第一項為一個與基頻有關的訊號，其振幅與sin 2 ϕ ⎛ ⎞ ⎜ ⎟ ⎝ ⎠成正比。利用最 大值與最小值檢測器就可以得到這個訊號的振幅，然後利用式(14)反推回去就可得 到相位差ϕ。經過數個週期之後，相位差就可以完全修正過來。由式(14)也可以看 出來，如果參考訊號與測試訊號之間的相位差為零，那麼剩下的值就是我們所要 的諧波失真與雜訊的值。

2.3.2.7. 雜訊與諧波失真功率 修正完相位差之後，再把 做平方的動作之後再取其平均值就可以得到雜 訊與諧波失真功率： noise s

( )

2 0 1 T noise _t noise P s T = =

_∫

t dt (15) 這裡的 包含了諧波失真與量化雜訊的功率也就是式(6)裡的 ，再加 上之前所得到的增益誤差則依照式(6)及式(7)，訊號與噪聲畸變比以及有效位元數 可得。 noise P P_{THD N+}

2.3.3. 評估與討論

由此篇論文上的實驗結果可看出，與快速富利葉轉換法相比較，控制弦波對 齊演算法對於各個測試參數的計算解析度是很高的，而且它的電路複雜度也遠低 於快速富利葉轉換演算法所需要的硬體實現面積。另一方面，在測試時間方面的 考量，由於快速富利葉轉換演算法會花費大量的時間在於處理單元與記憶體之間 的資料傳輸上面，所以它的測試時間會比較長。而控制弦波對齊演算法它強調的 是即時測試 (real time test)，所以當系統前級的電路在做資料傳輸的時候，同一時 間後級的電路也在做資料的運算，因此在資料傳輸上面並不會有多餘的時間被浪 費掉。所以控制弦波對齊演算法不管是由硬體成本來看或是由測試時間來看都比 快速富利葉轉換演算法還符合低成本效益的要求，這也是我們採用它為主要參考 論文的原因。 控制弦波對齊演算法所適用的類比數位轉換器類型並無限制，大多數的單一 頻率標準測試都可以使用這個演算法完成測試。為了要達到即時測試的要求，它 使用了為數不少的乘法器來達成偏移誤差、增益誤差、以及相位誤差的計算。乘 法器的使用也成為了這個演算法的硬體負擔無法更進一步縮減的要素之一。另 外，在2.3.2.2有提過它的測試訊號產生器是由一個Σ-Δ調變器以及一個數位類比 轉換器所組成。這個方式有個致命的缺點在於使用此系統測試待測類比數位轉換 器之前，必須先驗證整個內建自我測試系統的電路的正確性。由於作者使用了類

比電路作為測試電路的一部分，因此在驗證測試電路的正確性時仍然必須使用混 合訊號測試機台，這在節省測試成本的角度上來看是非常不划算的。

Chapter 3 系統架構

接下來我們將針對整個內建自我測試系統架構做簡單的介紹。在3.1節中先描 述出整個架構的藍圖，接下來的3.2與3.3小節將依序介紹待測類比數位轉換器和位 元串流產生器的特性。由於輸出響應分析器的設計較簡單，因此這部分將移到後 面Chapter 4與系統操作原理一起說明。

3.1. 系統架構簡述

Output Response Analyzer (ORA)

Bit Stream Generator (BSG)

Modulator Under Test (MUT)

Output Response Analyzer (ORA)

Bit Stream Generator (BSG)

Modulator Under Test (MUT)

Fig. 11 基於Σ-△調變之內建自我測試系統架構方塊圖[28] Fig. 11所示為本論文設計目標 － 基於Σ-△調變之內建自我測試系統之架構 方塊圖。如圖所示，整個內建自我測試系統包含了三個主要區塊。首先看到下方 綠色的區塊是待測電路，分別由一個二階之Σ-Δ調變器(類比電路)以及一個降頻 濾波器(數位電路)所組成，其中類比的Σ-Δ調變器是由指導教授洪浩喬教授所設 計[19]，它是一個加入了數位可測試設計之Σ-Δ調變器，在正常模式下工作時將 接受外部所供給之類比訊號當作輸入訊號。另一方面，當它工作在測試模式下， 則接受前面所提及之位元串流產生器所產生之數位單位元串流為輸入訊號。而待

測電路後級所串接之降頻濾波器則是由吳孟軒學長所設計[27]，它負責把原本操作 在超頻取樣頻率下的待測Σ-Δ調變器之1位元數位訊號降頻至 Nyquist rate，並且 有效地抑制原本存在於高頻帶的量化雜訊。附帶一提，如Fig. 11中所示，待測Σ-Δ調變器之輸入訊號以及輸出訊號都是一個位元的訊號。因此原本在控制弦波對 齊演算法中為了得到雜訊和諧波失真( THD+N )所組成的訊號所需的減法器以及在 補償相位誤差時所用的暫存器便從原來的N-位元變成單一位元的電路，這個特性 使我們的架構更進一步地達到低成本負擔的要求。 左下角紅色的區塊為位元串流產生器，它為系統提供了一個高解析度的單一 位元數位激發訊號。由於在我們的架構中需要產生兩組輸入訊號，一組為注入到 待測Σ-Δ調變器的測試訊號，另一組為無誤差 (error-free) 的參考訊號，因此一共 需要兩組位元串流產生器 (BSG1、BSG2)，相位誤差補償器的功用為補償參考訊號 與待測Σ-Δ調變器輸出處之測試訊號兩者之間相位的誤差。 值得一提的是，由這裡可以看出此待測電路在測試模式下工作時其輸入與輸 出訊號都是純數位的形式，這是一個很重要的性質。如同1.2所提到過的，如果以 傳統的方法測試混合訊號電路的話將花費很高的測試成本。但是在我們的架構 中，由於待測電路的輸入與輸出訊號都是純數位的形式，這意味著我們並不需要 使用到昂貴的混合訊號測試機台進行測試，只需要較便宜的純數位測式機台便可 以完成整個測式流程，不但每單位時間的測試費用較低，而且類比電路與數位電 路可以同時測完，縮短了測試時間，也大大地降低了測試所需要花費的成本，充 分地達到了低成本的要求。 最後右上方藍色的區塊為輸出響應分析器，其組成單元包括一個偏移 (offset) 誤差估算器、一個振幅誤差估算器、以及一個雜訊功率估算器。主要用途為計算 出待測電路的三個重要測試參數，分別為偏移誤差、增益誤差、與雜訊功率 (參 考Fig. 8)。偏移誤差與增益誤差的資訊將有助於系統產生與待測電路之輸出響應 相對應的參考訊號，透過相位誤差補償器之後再把它與待測電路之輸出響應相減 就可得到雜訊與諧波失真訊號，最後再由雜訊功率估算器計算出雜訊與諧波失真 的總功率。

3.2. 數位可測試性設計之二階Σ-Δ類比數位轉換器

為了驗證所提出之內建自我測試架構之可行性，我們需要一個待測類比數位 轉換器來搭配整個系統一起做量測。所幸的是，這個部份在先前已經由我的指導 老師交大電控系洪浩喬教授做完了 [19]。因此接下來的部份我們將直接截取此篇論 文的部份內容做介紹。 此待測電路為一個加入數位可測試性設計之二階Σ-Δ類比數位轉換器。整個 架構如Fig. 12。如圖所示，在輸入級的部份加入了四個有數位可測試功能的開關電 路 (S1~S4)，隨著控制訊號的變化S1~S4和SA、SB這六個開關電路會進行相對應的 動作接收輸入訊號。 此數位可測試性設計之二階Σ-Δ類比數位轉換器具有二種操作模式：當電路 操作在正常模式下的時候，此時測試模式控制訊號線T將會被設為0，且激發源輸 入訊號Din會被設為1，因此這時候S1~S4這四個開關電路會被關上。而C0與C1這 兩個取樣電容將會對外來的輸入±Vin進行取樣的動作，並且把取樣到的電荷轉移 到積分器上面的電容CIp以及CIn上面。

Fig. 12 數位可測試性設計之二階Σ-Δ類比數位轉換器之電路圖 另一方面，當電路操作在測試模式下面時，此時測試模式控制訊號T將會被 設為1。這時候從圖上面可以看到，SA和SB這兩個開關電路會關上。這時候C0與 C1這兩個取樣電容會取樣到參考電壓 Vref± 的值，並且透過S3與S4或者是SC與SD (取決於激發源輸入訊號Din的值為0或為1) 把電荷轉移到積分器的電容上面。在這 個操作模式下，整個第一級電路可以看成由一個積分器和兩個1位元的數位類比轉 換器建構而成。 此架構最大的特性在於電路工作在測試模式下的時候大量地重複使用了原本 正常模式下的電路，包含共兩級的OP放大器、電容、比較器、以及大多數的開關 電路。這個性質帶來了以下的好處： (1) 低成本效益：與原本的架構比較起來，此數位可測試性設計之二階Σ -Δ類比數位轉換器所承受的多餘之成本負擔只有四個開關電路以及 一些負責產生控制訊號的數位電路。在佈局 (layout) 的時候，所有其

它額外多出來的數位可測試性設計電路以及連接線路都可以安排在 原本架構中的空白之處而不佔據其它多餘的面積。換句話說，此額外 的數位可測試性設計電路是不具有成本負擔效應的。 (2) 高量測精確度與錯誤覆蓋度 (fault coverage)：在測試模式時，除了SA 與SB兩個開關電路以外，所有的元件都是在運作中的。也就是說， 除了SA與SB以外，此數位可測試性設計技術可以偵測到所有的硬式 錯誤 (hard fault，意指開路或是短路)。再者，所有的軟式錯誤例如OP 放大器之開路增益、單位增益頻寬、位移誤差、以及偏斜速率等參數 的變動，還有電容的不匹配效應、開關電路的時脈滲入效應 (clock feed-through)、電荷重新分配效應 (charge redistribution)等非理想效 應，也是會同時發生在正常模式與測試模式之下(除了SA與SB以 外)。因此，良好的量測精確度與錯誤覆蓋度是可以保證的。 (3) 均速測試 (at-speed testing)：在大多數的內建自我測試系統中，由於 受限於架構限制，在測試模式下的操作時脈會比正常模式下的操作時 脈來的慢。也就是說，當系統從正常模式切換到測試模式下的時候必 須要降速才能運作。但是這個問題不會在此架構中發生，原因就是前 面所提到過的，在正常模式與測試模式下的操作電路幾乎完全相同， 也因此電路在測試模式中運行時並不需要藉由降低系統時脈的速度 才能工作。 以上是整個待測電路的介紹，我們將利用此數位可測試性設計之二階Σ-Δ類 比數位轉換器當作內建自我測試系統中的待測電路來使用。當操作在測試模式 下，它將接收一個經過Σ-Δ調變後之單位元串流訊號當作它的輸入激發源。而此 Σ-Δ調變位元串流就是由所謂的位元串流產生器來產生，接下來我們將繼續介紹 位元串流產生器的架構與作法。

3.3. 位元串流產生器 (bit stream generator, BSG)

3.3.1. 基本觀念

對於內建自我測試系統中之訊號產生器而言，我們有以下的要求：我們希望 它能提供給系統一個具有良好解析度的訊號激發源，因為在測試的時候，隨著提 供給待測物的訊號激發源解析度愈高，其量測結果也會愈好。另外我們也希望這 個訊號產生器具有可調整訊號頻率以及訊號振幅的能力。因為在不同的測試應用 下，所需要的輸入訊號頻率與訊號振幅都不相同。最後一個也是最重要的一個就 是要易於設計，而且不能佔去太大的電路面積，因為我們整個架構的主要追求目 標就是低成本負擔。綜合以上，我們整理了對於訊號產生器的主要特性如下： (i)高解析度 (ii)輸出之頻率與振幅可調整 (iii)低成本負擔 釐清了我們的需求以後，便開始著手審查之前相關的文獻與作法。大體上來 說，振盪器可分為兩種作法：

一種作法為直接數位頻率合成技巧 (direct digital frequency synthesis, DDFS)， 如Fig. 13。這種電路可以提供使用者高速的切換速度以及良好的頻率解析度等優 點。但是它的缺點來自於需要進行非常精密的運算來得到弦波函數，在這裡所謂 精 密 的 運 算 通 常 是 指 加 入 唯 讀 記 憶 體 電 路 然 後 利 用 查 表 的 方 式 (ROM-based look-up table approach) [20]來做。通常這種做法所佔據的電路面積與消耗的功率會 非常的大，因此最直接的解決方案就是想辦法降低唯讀記憶體的大小。雖然很多 方法例如對於查表時儲存方式的壓縮技巧[21]，或是雜訊塑造 (noise- shaping)技巧 [30] 都已被證實可以有效地縮減運算量以及唯讀記憶體的容量，但即使經過這樣的 處理整個系統所需的硬體負擔仍然不適用於內建自我測試系統所接受。

Fig. 13 直接數位頻率合成技巧之系統架構圖

第二種作法稱為無損式數位積分濾波器 (Lossless Discrete Integrator Biquad Filter, LDI Biquad Filter)[29]。它跟一個放大器加上電容電感所形成的振盪器非常類 似。經過適當的安排，我們可以把系統的極點放置在z-平面的單位圓上，而想得的 振盪頻率可經由精準地控制極點的位置來選擇。如果想要得到頻率可調整的功能 的話，則必須使用到一個多位元的乘法器以及一個升頻濾波器才能達成。 [23]這篇論文主要描述一個以無損式數位積分濾波器架構為基礎，加入超頻 取樣和Σ-Δ調變技術所設計而成的一個具有高解析度之類比振盪器。由於整個電 路都操作在超頻取樣頻率上面，因此並不需要升頻濾波器的搭配。再者，由於作 者在振盪迴路中加入了一個二階的Σ-Δ調變器，因此原本所必須的多位元乘法器 就可以避免掉，進而達到低成本負擔的要求。 首先看到Fig. 14，這是一個數位振盪器的架構圖，它是由兩個特徵方程式分 別為 1

(

1

)

1 z− −z− 與

(

1

)

1 1 z− − 的積分器，以閉迴路的方式連接並且係數為一正一負 所形成的。這樣的數位濾波器電路經過巧妙的設計以後我們可以讓它成為一個數 位振盪器電路。在開始之前，我們首先從一個電容-電感元件所成的電路分析起， 如Fig. 15所示。當電路開始起動之後，電容-電感元件接著會被激發，此時迴路內 的訊號為一正弦波訊號，其振盪頻率為 ₀ 1 LC ω = 。 關於此類比振盪器電路，有兩個有趣的特性可供參考： (1) 電感值或是電容值的變異並不會破壞振盪的情況，只會使得振盪頻率 稍微改變而已。 (2) 振盪訊號的振幅大小是由電容-電感元件上面的初始值所決定。

Fig. 14 二階數位振盪器的架構圖

接著回到Fig. 14，與Fig. 15類似的情況我們可以延伸到Fig. 14上面，也就是 與 (如同Fig. 15中之電容與電感這兩個參數)這兩個係數的變異會使得整個系統 的振盪頻率被改變，但是不會破壞系統振盪的情況。再者，系統振盪訊號的振幅 將與暫存器1與暫存器2上面的初始值的大小有關。以上所述可藉由推導整個系統 的特徵方程式而得。假設在時間 21 a 12 a t=nT 的時候，暫存器1與暫存器2上面所儲存的初 始值為x n 、₁

( )

x₂

( )

n ，此時我們可以從Fig. 14中得到兩個差分方程式：

(

)

( )

(

)

1 1 1 12 2 x n+ =x n +a x n 1+ (16)

(

)

( )

( )

2 1 21 1 2 x n+ = −a x n +x n (17) 我們可以把x₂

( )

n 代換掉，把式(16)和式(17)整理成一個與x n₁

( )

有關的數學式再代 入z轉換可得如下：

( ) (

)

( )

( )

2 1 12 21 2 1 1 z X z + a a − zX z +X z = 0 (18) 由式(18)可知，此系統的特徵方程式如下：

(

)

2 12 21 2 1 z + a a − z+ =0 (19) 由式(19)可看出，電路的極點可由解出特徵方程式的兩個根得到：

(

)

12 21 1,2 12 21 12 21 1 1 2 2 a a z = −⎛_⎜ ⎞_⎟± a a − ⎝ ⎠ a a 4 (20) 如果 這個迴路增益乘積可以控制在介於0~4之間的值，則我們可以發現式(20) 開根號內的值將永遠為負，因而產生複數形式的根。更進一步地分析，如果 的值落在0~2之間，則極點的表示式可表示為： 12 21 a a 12 21 a a 1 12 21 cos 1 2 1,2 a a j z e −⎛ ⎞ ± _⎜− ⎝ = ⎟⎠ ₍₂₁₎ 而如果a a_{12 21}的值落在2~4之間，則極點的表示式可表示為：

1 12 21 cos 1 2 1,2 a a j z e π − ⎛ ⎛ ⎞⎞ ± _⎜ − _⎜− ⎝ ⎝ = ⎟⎠⎠⎟ ₍₂₂₎ 由式(21)、式(22)可看出只要 的值可確保落在0~4之間的話，則系統的極點就 會落在z平面的單位圓上面，也就是說，振盪的情形會一直穩定地持續下去。除此 之外，振盪頻率 12 21 a a 0 ω 可由式(21)與式(22)中的相位角表示式中得到。假設振盪器操作 在 f_os 1 T = 的時脈頻率下，則ω₀的表示式可表為： 1 12 21 12 21 0 1 12 21 12 21 cos 1 for 0<a a 2

2

cos 1 for 2<a a 4 2 os os os a a f a a f f ω π − − ⎧ ⎛ ₋ ⎞ _≤ ⎜ ⎟ ⎪⎪ ⎝ ⎠ = ⎨ ⎛ ⎞ ⎪ _{− −} ⎜ ⎟ ⎪ _{⎝ ⎠} ⎩ < (23) Fig. 16解釋了關於振盪頻率和 迴路乘積之間的關係。由圖中可看出，當 從0慢慢地遞增到4時，振盪頻率也會慢慢地由0增加到 12 21 a a 12 21 a a 2 os f 。換句話說，只要 我們適當地控制 的值，就可以得到我們想要的振盪頻率，這點從圖中就可以 看的出來。 12 21 a a

0 0.5 1 1.5 2 2.5 3 3.5 4 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5

Oscillation Frequency vs. Coefficient a12a21

a12a21 T o ne F requenc y ( a s a f rac ti on of F o s ) Fig. 16 振盪頻率(單位為 fos)與a a_{12 21}乘積之間的關係 接下來我們將試著解釋另外一點，也就是先前提過的振盪振幅與電路上面的 暫存器初始值成正比的性質。再一次看到式(16)和式(17)，經由前面所做過的z平面 分析，我們很清楚地知道這兩個差分方程式是描述一個單一頻率ω₀的訊號。我們 假設此訊號為以下形式：

( )

(

)

1 sin 0 x n = A ω nT +φ (24) 其中 1 os T f = 為取樣頻率的倒數。那麼當n=0與n=1時，暫存器1與暫存器2裡面所 儲存的值分別表示為

( )

( )

1 0 sin x = A φ (25)

( )

(

)

1 1 sin 0 x = A ω T+φ (26)

再者，將式(16)與式(17)再一次整理成一個式子，然後將n=1代入可得到以下的表 示式

( ) (

) ( )

( )

1 1 1 12 21 1 0 12 0 x = −a a x +a x₂ (27) 最後，把式(25)、(26)、(27)這三式稍做整理以後，就可以得到兩個未知的常數， A 跟φ的表示式

(

) ( )

( )

(

)

12 21 1 12 2 0 1 0 sin a a x a x A T ω φ − + = + 0 (28)

( ) (

)

(

)

(

1

)

0

( )

( )

1 12 21 0 1 12 2 0 sin tan 1 cos 0 x T a a T x a x ω φ ω − ⎛ ⎞ = ⎜_⎜ ⎟_⎟ − − + ⎝ 0 ⎠ (29) 為了更清楚地了解式(28)的涵意，我們可以由Fig. 17 下去探討。在此圖中， 與 的值分別設為 以及 ，而相對應的振盪頻率為 12 a a₂₁ 6 12 2 a = − a₂₁ =0.0068796752790 0.00165301× f_os(由式(23))。從圖中可看出，振盪訊號之振幅大略是與暫存器1之初 始值成一線性關係(此圖是假設暫存器2之初始值為零)。也就是說，使用此架構之 振盪器，我們可以藉由控制電路中暫存器之初始值以及迴路增益來達到產生所需 要的振盪訊號，這是一個很重要的特性。

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 0 0.2 0.4 0.6 0.8 1

Sinusoidal Amplitude vs. Initial Value of Register 1

Initial Value of Register 1

S inus o id al A m pl it ude Fig. 17 振盪頻號之振幅與暫存器之間的關係 以這種方式實現一個數位振盪器的方法首先是由 Tuner 所提出[24]。接下來的 部分我們將會針對如何把Tuner所提出的架構加以改良成為一個低成本效益、高解 析度的訊號產生器。

3.3.2. 一個具有良好成本效益的數位振盪器

把一個數位振盪器的輸出通過一個數位類比轉換器就可以達到產生類比訊號 的效果。Fig. 18所示為一個典型的超頻取樣數位類比轉換器，它包含了一個升頻濾 波器、一個Σ-Δ調變器以及一個類比低通濾波器。如同圖上所示，升頻濾波器在 時脈為fn下面接收一個N-bit的資料，然後再升頻到fos (fos為超頻取樣頻率)的頻率之 下。訊號接著會經過Σ-Δ調變器因而被轉換成一個一位元的訊號，此時在頻譜上 將會是原本的訊號加上高頻的雜訊塑造。儘管經過雜訊塑造的大部份雜訊存在於

高頻，不過少數殘留在低頻部份的雜訊將會主宰訊號雜訊比的大小。首先定義超 頻取樣比為超頻取樣頻率與奈奎斯特率的比為 2 os BW f OSR f  (30) 對於一個二階的Σ-Δ調變器來說，其均方根的訊號雜訊比與超頻取樣比的關係為

(

)

5 2 2 60 rms SNR OSR π  (31) 從式(31)可以看出，取樣頻率每增加兩倍則頻寬內的雜訊就會降15dB，也就是說多 得到2.5位元的有效數字位元。實際上，如果選擇OSR = 128的話，那麼根據[25]的 研究顯示，可以得到16位元的精準度。所以只要秉持著這個觀念，我們在考慮OSR 的值的時候要先慎選超頻取樣頻率f_os以及訊號頻寬f_BW的大小。 Fig. 18 典型的一位元超頻取樣數位類比轉換器的架構圖 如Fig. 18，雖然把一個數位振盪器與一個一位元的數位類比轉換器串接在一 起不失為一個簡單且可實行的方法，不過升頻濾波器的使用將會給整個系統帶來 很大的硬體負擔，而這個負擔通常是不被很多應用中所接受的(包含內建自我測試 應用)。接下來要描述的將是另一個方法，它不但能夠藉由把整個振盪器操作在超 頻取樣頻率下面的方式把對於升頻濾波器的需求移除掉，另外它還可以利用把Σ-Δ調變器移到振盪迴路內的作法把原來所需要的n位元乘法器減化成一個更簡單 的多工器的實現，因而大大地減低了硬體負擔。

Fig. 19 以Σ-Δ調變器取代暫存器之示意圖 Fig. 19所表示出來的是如何利用一個Σ-Δ調變器接上一個1×N的乘法器來取 代一個單位延遲器 (unit delay)與一個N×N的乘法器。如同在Fig. 19中的輸出頻譜裡 所看到的，下面的電路( 也就是所謂的Σ-Δ衰減器 [26])其輸出頻譜與上面之頻譜 相比較，在低頻的部份是一致的。而對於主要的訊號頻寬皆存在於低頻部份的應 用來說，我們就可以利用這個電路替代的動作來兜成一個N×N的乘法器。稍後將會 看到，這個方法是非常有用的，因為它不但維持住原來電能的功能性，還可以降 低整個電路的成本，可謂是一舉兩得。 有了前一段落所介紹的Σ-Δ衰減器之後，我們可以利用這個電路再加上簡單 的訊號流程圖概念把Fig. 14的電路重新組合成更具有成本效益的電路。首先我們可 以先把Fig. 14中上方的積分器裡面的單位延遲器移到外面來，同時為了不改變電路 的功能性，我們還必須在原來的積分器內的迴授路徑上多加上一個單位延遲器， 如同Fig. 20(a)所示。接著，如同上一個段落所提到的，就是把移出來的單位延遲 器以Σ-Δ調變器的形式替換掉，此時原本下方的N×N乘法器就可以簡化成一個1× N乘法器的電路，如同Fig. 20(b)所示。如果我們將Σ-Δ調變器的輸出當做此訊號