測試系統訊號整合分析與模型化研究

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(1)國立高雄大學電機工程學系碩士論文. 測試系統訊號整合分析與模型化研究 The Study of Signal Integration Analysis and Equivalent Model Extracting for RF Testing System. 研究生：郭育齊撰指導教授：吳松茂博士. 中華民國 103 年 1 月.

(2) i.

(3) 致謝時間過得很快，來到高大的時光，一轉眼就要滿兩年了；從離開公司，到準備研究所考試，最後來到高大就讀，彷彿一切都才剛剛發生。還記每天在無塵室內工作的畫面，和補習班上課與學校圖書館唸書的日子，而今天卻準備要離開這一切，前往人生的下一個階段。特別感謝高雄大學的吳松茂博士，從我來高雄大學就讀的那一刻起，就與我分享著許多人生經驗；不論是專業領域，或者人生的處事態度，許多話都刻印在我的腦海中；每當我遇到挫折時，那句溫暖的加油，至今還在心中迴響。或許在生活中，老師的勉勵與教誨會伴隨著我這一生的成長，不論未來路途順利與否，都會傳承實驗室精神，正向的去面對。感謝口試委員林漢年與王陳肇老師，悉心的提點學生在論文內細節，使得學生的論文更加的生動，再來感謝佳倢科技對我在研究上的支持，對於測試載具的提供與設計建議，都讓我的論文更加的完整。接著感謝我的家人，在我有了穩定的工作之後，終於答應讓我就讀研究所，追求自己想要的未來。這裡還要感謝實驗的成員，感謝柏輝學長，在我剛進入實驗室時，不厭其煩的教導我；感謝小銘學長，假日和我來實驗室唸書與分享生活趣事；感謝榮書學長，給我許多學習與生活態度上的心靈交流。感謝學弟小 Q，不論課業上或者生活上都與我分享，有你讓我的生活變得很有趣；感謝學弟韋至，謝謝你每次無私的幫忙與付出，我很感動；感謝學弟俞詠，你對實驗室的盡責，讓我在最後階段，可以專心的寫論文，辛苦了。最後感謝 102 級的專題生冠閔、阿伯、趕趕、KC、梟鷹、都督、穆姊，在我剛來到實驗室時，與你們相處，讓我很享受在實驗室做研究的過程；103 級的專題生俊凱、蓓蓓、向捷、阿杜、嗣堯、嚕嚕、阿周、孟曄，你們的參與讓研究室的生活更加的精彩；還有高應大的蝦蝦，有你在，讓我們每週都有牛排吃，每次釣蝦的數量都暴增。謝謝我的女友在我最後衝刺論文的階段，默默的守候。要感謝的人實在太多，我會將我的所見所學，傳播到社會上需要我的地方，謝謝你們，有你們真好。育齊 2014 ii. 春謹誌於蚵寮.

(4) 測試系統訊號整合分析與模型化研究. 指導教授：吳松茂博士（教授）國立高雄大學電機工程所. 學生：郭育齊國立高雄大學電機工程所. 摘要隨著電子產品朝向高頻高路電路發展，測試系統因結構設計而衍生的寄生效應已成產業界日益重視的議題。測試載具與測試載板在分開設計之初，皆可達成各自的高頻高速電路測試規範之要求；然而，兩者結合執行待測物測試工作時，整體測試系統的電性表現，無法達到高頻高速電路所需求的測試頻寬，因測試系統結構設計未考慮整體效應，使得訊號產生失真的現象，嚴重影響量測的準確度。本論文的研究目的在於分析測試系統的訊號不連續效應，並建構測試系統的等效電路模型。透過分段的模型建立與組合，發現訊號不連續效應是由於整體測試系統的迴流路徑不同所造成。利用電磁理論的推導，將整體訊號的不連續效應量化，並建立補償機制於組合後的等效電路模型之中。未來，使用者僅需要提供測試載具與測試載板的規格，透過本論文之程式量化的補償機制理論，即可快速求得待測物透過測試系統量測後的訊號輸出特性。. 關鍵字：測試系統、訊號整合分析、訊號不連續效應、彈簧針模型、測試載具、測試載板、補償機制、寄生效應、迴流路徑、模型化設計 iii.

(5) The Study of Signal Integration Analysis and Equivalent Model Extracting for RF Testing System Advisor: Dr. Sung-Mao Wu Institute of Electrical Engineering, National University of Kaohsiung. Student: Yu-Chi Kuo Institute of Electrical Engineering, National University of Kaohsiung. ABSTRACT Electrical products follow the development trend of high frequency and high speed. An increasingly important problem in testing industry is the testing system derived parasitics by socket and testing load board. The socket and testing load board could be reached the test standards when they test by themselves. However, the socket and testing load board are to combine to form one testing system. Electrical performance of the overall test system could not reach the test standards of high frequency and high speed. The signal performance is distortion by testing system structure design when testing work processed. The problems affect the testing result seriously. The purpose of this study is to analyze the signal discontinuity effect, and construct an equivalent circuit model in the testing system. According to equivalent circuit model and model overall structures find that the signal discontinuity effect is due to the different return path in the testing system. This study use electromagnetic theory derives to quantify the signal discontinuity effect, and establish compensation mechanisms in the equivalent circuit model. In the future, users only needed to have the socket and testing load board specifications can be obtained the testing result by compensation mechanisms in this study.. Keywords: testing system, signal integration analysis, signal discontinuity effect, pogo pin model, socket, test fixture, testing load board, compensation mechanisms, parasitic effects, return path, modeling. iv.

(6) 目錄致謝............................................................................................................................... i 中文摘要 ...................................................................................................................... ii 英文摘要 ..................................................................................................................... iii 目錄............................................................................................................................. iv 圖目錄 .......................................................................................................................... v 表目錄 ......................................................................................................................... ix 第一章緒論 ................................................................................................................ 1 1.1 研究動機............................................................................................................ 1 1.2 文獻回顧............................................................................................................ 2 1.2.1 Socket 相關文獻 ......................................................................................... 2 1.2.2 Current Return Path 相關文獻 .................................................................... 5 1.2.3 Model 相關文獻 ......................................................................................... 6 1.3 章節介紹............................................................................................................ 8 第二章測試系統之分段模型建立............................................................................ 10 2.1 測試系統設計 .................................................................................................. 10 2.1.1 待測物設計 .............................................................................................. 10 2.1.2 Socket 設計 .............................................................................................. 11 2.1.3 測試載板設計........................................................................................... 14 2.2 訊號傳遞路徑上的分段等效電路模型建立 .................................................... 15 2.2.1 待測物等效電路模型建立 ....................................................................... 16 2.2.2 Pogo Pin 模擬與量測環境介紹與等效電路模型建立 ............................. 20 2.2.3 測試載板等效電路模型建立 ................................................................... 24 2.3 模型、電磁模擬與量測結果之比對 .............................................................. 26. v.

(7) 第三章測試系統之訊號不連續效應 ........................................................................ 29 3.1 訊號不連續效應之研究................................................................................... 29 3.1.1 訊號不連續效應之說明 ........................................................................... 29 3.1.2 訊號不連續效應之研究方法 ................................................................... 30 3.2 待測物到 Socket 端的訊號不連續效應........................................................... 31 3.2.1 電流在迴流路徑上的自感 ....................................................................... 31 3.2.2 待測物和 Socket 間所形成的寄生電容 ................................................... 35 3.2.3 Pogo Pin 和 Thermal Ground Pin 間的寄生電感 ...................................... 36 3.2.4 Pogo Pin 和 Thermal Ground Pin 間的寄生電容 ...................................... 39 3.2.5 Socket 參考地所形成的迴路電感 ............................................................ 41 3.3 Socket 與測試載板間的訊號不連續效應 ........................................................ 42 3.3.1 Thermal Ground Pad 與 Via 之設計所產生的寄生效應 ........................... 43 3.4 補償機制與模型建立 ...................................................................................... 44 3.4.1 待測物到 Socket 端的補償機制與模型建立............................................ 44 3.4.2 待測物與 Socket 到測試載板端的補償機制與模型建立 ........................ 46 第四章測試系統模型應用與理論驗證 .................................................................... 49 4.1 Socket 中 Thermal Ground Pin 對訊號輸出特性之影響.................................. 49 4.1.1 減少 Thermal Ground Pin 的數量 ............................................................. 49 4.1.2 Socket 中不擺放 Thermal Ground Pin ...................................................... 52 4.2 Socket 中 Pogo Pin 位於不同位置對訊號輸出特性之影響 ............................ 54 4.3 Socket 中 Pitch 1.0mm 之模型驗證 ................................................................. 57 第五章結論與未來展望 ........................................................................................... 62 參考文獻 .................................................................................................................... 64. vi.

(8) 圖目錄圖 1.1、BGA Socket 與 Pogo Pin 示意圖 .................................................................... 2 圖 1.2、BGA Socket 中 Pogo Pin 擺針位置與阻抗的關係圖 ..................................... 3 圖 1.3、BGA、Socket and Testing Load Board 的等效電路模型................................ 4 圖 1.4、Pogo Pin 阻抗控制設計 .................................................................................. 4 圖 1.5、QFN 封裝的散熱機制 .................................................................................... 5 圖 1.6、訊號因迴流路徑不同所產生的寄生效應 ...................................................... 6 圖 1.7、傳輸線等效電路模型 ..................................................................................... 6 圖 1.8、二階差動式長傳輸線之修正 T 模型 .............................................................. 7 圖 1.9、傳統鍍穿孔模型 ............................................................................................. 7 圖 1.10、新式鍍穿孔模型 ........................................................................................... 8 圖 2.1、微帶傳輸線形式測試待測物結構 ................................................................ 10 圖 2.2、手測蓋實體圖 ............................................................................................... 11 圖 2.3、Guide Plate 實體上視圖................................................................................ 11 圖 2.4、Housing 實體圖 ............................................................................................ 12 圖 2.5、Pogo Pin 內部結構與實體圖 ........................................................................ 12 圖 2.6、Thermal Ground Pin 內部結構與實體圖 ...................................................... 13 圖 2.7、QFN Socket 內部的擺針實況與成品圖 ....................................................... 13 圖 2.8、Socket 結構示意圖 ....................................................................................... 14 圖 2.9、測試載板之疊層架構 ................................................................................... 14 圖 2.10、傳輸線等效模型 ......................................................................................... 15 圖 2.11、測試載板上的 Pad 示意圖 .......................................................................... 15 圖 2.12、整體測試系統實體圖 ................................................................................. 16 圖 2.13、訊號在測試系統中的傳遞路徑 .................................................................. 16 圖 2.14、傳輸線尾端 Open 與 Short 的 SNP 檔 ........................................................ 17. vii.

(9) 圖 2.15、集膚深度改變了電流在導體內部所能通過的面積 ................................... 18 圖 2.16、傳輸線等效電路模型 ................................................................................. 18 圖 2.17、傳輸線整體規格 ......................................................................................... 19 圖 2.18、傳輸線等效電路模型輸出特性與量測、模擬結果之比較 ........................ 19 圖 2.19、Pogo Pin 透過測試板與 Housing 執行量測時的示意圖 ............................ 20 圖 2.20、Pogo Pin 的電磁模擬結構圖 ...................................................................... 20 圖 2.21、Pogo Pin 在 Socket 中壓縮後的規格圖(單位：mm) .................................. 21 圖 2.22、Pogo Pin 等效電路模型 .............................................................................. 21 圖 2.23、Pogo Pin 等效電路模型輸出特性與量測、模擬結果之比較 .................... 22 圖 2.24、Pogo Pin 與測試載具之整體寄生效應 ....................................................... 23 圖 2.25、Pogo Pin 等效電路模型與模擬補償寄生效應後的結果 ............................ 24 圖 2.26、彈簧結構等效模型示意圖.......................................................................... 24 圖 2.27、Pad 的規格與測試載板疊層架構 ............................................................... 25 圖 2.28、測試載板 Pad 的等效電路模型 .................................................................. 25 圖 2.29、測試載板 Pad 的等效電路模型輸出特性與量測、模擬結果之比較 ........ 26 圖 2.30、分段等效電路模型做 Co-Simulation 的示意圖 ......................................... 27 圖 2.31、Model Co-Simulation、電磁模擬與量測結果之比對 ................................ 27 圖 2.32、整體測試系統之訊號傳遞與迴流路徑 ...................................................... 28 圖 3.1、體測試系統的不連續效應與補償機制示意圖 ............................................. 29 圖 3.2、Pogo Pin 與 Thermal Ground Pin 所形成的寄生效應................................... 30 圖 3.3、待測物與 Socket 的量測示意圖 ................................................................... 31 圖 3.4、待測物與 Socket 連結後的電磁模擬示意圖 ................................................ 31 圖 3.5、Thermal Ground Pin 半徑與內部電流的分佈狀況 ....................................... 32 圖 3.6、Thermal Ground Pin 在 Socket 中壓縮後的規格圖(單位：mm) .................. 34 圖 3.7、待測物與 Socket 間所形成的平行板電容.................................................... 35 圖 3.8、Socket、Pogo Pin 與 Thermal Ground Pin 規格圖 ....................................... 35 viii.

(10) 圖 3.9、Pogo Pin 與 Thermal Ground Pin 間的寄生電感 .......................................... 35 圖 3.10、Pogo Pin 迴路電感示意圖 .......................................................................... 37 圖 3.11、Pogo Pin 與 Thermal Ground Pin 間的磁通總量 ........................................ 38 圖 3.12、Pogo Pin 與 Thermal Ground Pin 的積分路徑示意圖................................. 40 圖 3.13、Ground Pin 與 Thermal Ground Pin 的最短距離 ........................................ 42 圖 3.14、測試載板上所產生的寄生效應 .................................................................. 42 圖 3.15、Thermal Ground Pad 與 Via 的規格 ............................................................ 44 圖 3.16、待測物到 Socket 端的整體等效電路模型 .................................................. 44 圖 3.17、待測物到 Socket 端的量測、模擬與等效電路模型結果........................... 46 圖 3.18、整體測試系統的等效電路模型圖 .............................................................. 47 圖 3.19、整體測試系統的量測、模擬與等效電路模型結果 ................................... 48 圖 4.1、Thermal Ground Pin 外電感與內電感的分佈狀況 ....................................... 49 圖 4.2、Thermal Ground Pin 變更後的結構 .............................................................. 50 圖 4.3、待測物到 Socket 端的等效電路模型 ........................................................... 51 圖 4.4、Thermal Ground Pin 變更後的模型、量測與電磁模擬之結果 .................... 51 圖 4.5、Socket 移除 Thermal Ground Pin 後的擺針圖 .............................................. 52 圖 4.6、移除 Thermal Ground Pin 後的等效電路模型.............................................. 52 圖 4.7、Thermal Ground Pin 移除後的等效電路模型與量測結果 ........................... 54 圖 4.8、待測物與 Pogo Pin 位置變換後的示意圖 .................................................... 55 圖 4.9、Pogo Pin 位置變換後的模型與量測結果 ..................................................... 56 圖 4.10、Pogo Pin Pitch 1.0mm 的等效電路模型與量測結果 .................................. 57 圖 4.11、Socket 中 Pogo Pin Pitch 1.0mm 的擺針位置 ............................................. 58 圖 4.12、Pogo Pin Pitch 1.0mm 的等效電路模型與量測結果 .................................. 59 圖 4.13、Pitch 1.0mm 的 Pogo Pin 位置變換後的示意圖 ......................................... 59 圖 4.14、Pitch 1.0mm 的 Pogo Pin 位置變換後的等效電路模型與量測結 .............. 61. ix.

(11) 表目錄表 3.1、Thermal Ground Pin 自感並聯後的結果 ...................................................... 34 表 3.2、Pogo Pin 與 Thermal Ground Pin 所形成的互感 .......................................... 38 表 3.3、Socket 之間的寄生效應公式與公式計算之結果 ......................................... 45 表 3.4、測試載板上的寄生效應公式與公式計算結果 ............................................. 47 表 4.1、Thermal Ground Pin 變更後的補償結果 ...................................................... 50 表 4.2、Socket 間不擺放 Thermal Ground Pin 的補償結果 ...................................... 53 表 4.3、Pogo Pin 位置變換後的補償機制計算結果 ................................................. 55 表 4.4、Pitch 1.0mm 的 Pogo Pin 補償機制計算結果 ............................................... 58 表 4.5、Pitch 1.0mm 的 Pogo Pin 位置變換後的補償結果 ....................................... 60. x.

(12) 第一章緒論 1.1 研究動機 Integrated Circuit(IC)測試是電子電路製造過程當中，相當重要的部分，主要可分為兩大階段，第一階段為晶圓切割之前的晶圓針測(Chip Probing, CP)測試，CP 測試是透過探針卡(Probe Card)直接在未切割的晶圓上，執行晶片的功能測試，目的在篩選晶片的不良品，以提升晶片封裝之後的良率，與降低過程中不必要的製造成本。第二階段為功能測試(Functional Test, FT)測試，為晶片封裝後的測試，目的在測試晶片經過封裝之後，是否能夠正常運作。在測試系統中，主要有提供電氣訊號連接及緩衝機制之測試載具(Socket)，以及將測試機訊號與待測物連接之測試載板(Testing Load Board)。傳統上，Socket 與測試載板之設計僅需要將待測物與測試載板之訊號線與接地層分別做連結，完成電氣連接即可，近年來隨著 DDR(Double Data Rate)與 SATA(Serial Advanced Technology Attachment)的持續演進，高頻高速訊號的測試規範也更趨嚴謹；IC 封裝設計持續往 2.5D-IC 和 3D-IC 演進，整體先進封裝之趨勢將以三維構裝整合與縮小面積的方向邁進，測試載具的設計受到極大的挑戰，諸如(1)Socket 間的 Pitch 不斷的縮小，使得測試載具的電性改變；(2)Pogo Pin 因結構關係，在電氣連接時，所產生電容抗與電感抗；(3)測試載板因換層結構與長傳輸線效應，造成訊號的衰減。以上因素皆成為影響高頻高速訊號測試精度之變因。為了解決此一問題，目前市場上因應不同的封裝，開發了許多新式的測試載具與 Pogo Pin 的結構，測試載板也朝著薄型化設計的方向進行，實務上發展出各種不同形式的彈簧針(Pogo Pin)與測試載具。Pogo Pin 的目的在於連結 IC 與測試載板的訊號路徑與接地路徑，使其有良好的共面連結，而 Socket 的功能在於承載 IC 與 Pogo Pin。 Socket 與測試載板為因應測試速度提升及 Pin 腳間距微縮，在設計上不斷的推陳出新，目前的各式新穎測試結構與技術，也不斷的將測試頻寬往高頻推升。目前測試系統主要的問題為 Socket 與測試載板在分開設計，各別執行各自測試規範. 1.

(13) 驗證的同時，其測試驗證結果皆可符合測試載具應用在高頻高速電路之測試規範；但當 Socket 與測試載板整合為完整的測試系統後，待測物透過整體測試系統之量測結果，發現在測試上有非預期之效應產生。當 Socket 與測試載板的設計皆符合測試規範之需求，整體測試系統上的待測物、測試載板與 Socket 連結後，因不連續效應存在所衍生寄生效應為本論文的主軸；為了解決分段設計之系統在整合運作時，所造成測試結果偏移及非預期效應，本論文提出了分段整合補償理論及模型修正設計，藉此了解整體測試系統的使用頻寬，與整體測試系統上的不連續效應產生原因，並透過電磁理論的推導，將所有的不連續效應提出量化公式，發展等效電路模型的補償機制。未來，系統設計者僅須透過這套補償機制，即可快速取得整體測試系統整合之結果，並於設計之初即進行系統優化。此模型除了可以透過電路模擬的方式，快速的取得待測物在整體測試系統上的訊號輸出特性之外，亦可提供測試載具的設計者做為設計的參考規範。. 1.2 文獻回顧 1.2.1 Socket 相關文獻文獻[1]之論文乃針對 IC 因測試載具執行測試時，Pogo Pin 針頭因長時間使用而造成退化現象之研究。由參考文獻[1]提出的圖 1.1 得知，Socket 為 IC 與測試載板的測試介面。. (a) BGA PKG 的測試載具示意圖. (b) BGA Type 的 Pogo Pin 壓縮前後. 圖 1.1、BGA Socket 與 Pogo Pin 示意圖[1]. 2.

(14) IC 的訊號藉由 Socket 中的 Pogo Pin 傳遞至測試載板供量測儀器作分析使用，而 Socket 內部的 Pogo Pin 設計與擺放方式，將對 IC 的整體輸出訊號造成極大的影響。由參考文獻[1][2]提出研究結果發現，當 Pogo Pin 的設計方式不同時，所產生的接觸電阻也不同，且當 Pogo Pin 位於 Socket 內部的擺針位置改變後，其 Pogo Pin 的整體阻抗值也跟著變化。由於 Socket 的設計乃隨著待測物的不同而改變，故 Pogo Pin 間的間距並無法由測試系統的使用者所決定；因此，隨著待測物的不同與 Socket 的規格變化，測試系統將衍生出不同的寄生效應。. (a) BGA Socket 中 Pogo Pin 的位置圖. (b) 不同位置下的 Pogo Pin 阻抗. 圖 1.2、BGA Socket 中 Pogo Pin 擺針位置與阻抗的關係圖[2] 透過上圖 1.2 的 Socket 位置圖得知，圖 1.2(a)為球狀閘極陣列封裝(Ball Grid Array Package, BGA)所使用的 Socket；其中訊號主要為差動式傳輸，差動訊號的最大優點在於抗雜訊能力，由圖 1.2(b)中得知，當 Pogo Pin 擺放位置改變時，即使是差動式訊號，也會受到串音干擾(Cross-talk)；上述的 Cross-talk 將使得 IC 透過測試載具執行測試時，產生訊號不連續效應。圖 1.3 為 BGA 透過 Pogo Pin 與測試載板執行測試時之整體等效電路模型，訊號傳輸路徑上產生寄生效應之原因；訊號採差動式訊號傳輸，故在 Pogo Pin 之間會有互感(𝐿𝑚 )與互容(𝐶𝑚 )產生，而𝐶1 與𝐶2 為 Pogo Pin 和外圍 Ground Pin 間的耦合電容，Pogo Pin 的特性阻抗受到 Pitch 與外部 Ground Pin 擺放數量的影響，使得訊號傳遞的過程中產生了阻抗的變化。由於 Pogo Pin 的 Pitch 是由待測物所決定，因此要改善 Pogo Pin 的阻抗，則需透過調整 Pogo Pin 與 Ground Pin 間所產生的寄生效應；因為在差動訊號路徑(GSSG)的訊號傳輸路徑上，除了 Pogo Pin 間的相互參 3.

(15) 考之外，參考平面還有旁邊的 Ground Pin，故 Ground Pin 的擺放位置與數量，將影響 Pogo Pin 與 Ground 之間的電感值與電容值。. 圖 1.3、BGA、Socket and Testing Load Board 的等效電路模型[2] 參考文獻[3-6]，提出圖 1.4 GSG 形式的 Pogo Pin，在 Socket 內部植入與 Ground 相連結的 Via，使得 Via 成為 Pogo Pin 的參考平面，再藉由調整 Pogo Pin 與 Via 之間的距離，來達到控制 Pogo Pin 阻抗的目的。. (a)未改變 Via 位置的 Socket 剖視圖. (b)改變 Via 位置後的 Socket 剖視圖. 圖 1.4、Pogo Pin 阻抗控制設計[3] 參考文獻[5]提出單端 Pogo Pin 的特性阻抗公式(1.1)，當 Pogo Pin 與參考平面間的距離縮短，則電感值下降，電容值上升，單端 Pogo Pin 之特性阻抗變小。. Z eq  s . 4. Ls Cs. (1.1).

(16) 1.2.2 Current Return Path 相關文獻由圖 1.2 與參考文獻[7]提出之結論，IC 在封裝的過程中，為了改善整體封裝的散熱問題，會在封裝體上做一些特殊的設計；圖 1.2 的中央的錫球，稱為 Thermal Ground Ball，即封裝用來與 PCB(Print Circuit Board)板的參考地做連結，使得 IC 在完成構裝之後，於實際工作時，能透夠過封裝的錫球，將 IC 產生的熱能，藉由上述 Thermal Ground Ball 傳導到 PCB 板上，圖 1.5 中 QFN 封裝的 Exposed Pad 便為相同之功能，由於 IC 散熱上的需求，封裝設計過程上須將裸晶(Die)的參考地與封裝體的參考地相連接。除了 I/O Pad 上的 Ground Pad 外，Exposed Pad 亦為 IC 實際的參考地，故在執行 IC 測試時，需透過 Ground Pin 與 Thermal Ground Pin 將其與測試載板的 Ground Pad 與 Thermal Ground Pad 做連結。. 圖 1.5、QFN 封裝的散熱機制[7] 透過參考文獻研究結論得知，IC 晶片封裝之後執行測試，在測試過程中，訊號的迴流路徑都不會在同一個參考位準；Die 的參考位準為晶片地、封裝後的參考位準為封裝基板上的地，而測試系統的實際參考位準則為測試載板上的地；透過參考文獻[8-13]得知，當訊號迴流路徑不同時，在整體迴流路徑上將產生寄生效應，使得 IC 透過測試系統執行測試時，產生訊號失真的現象，下圖 1.6 可以說明此一現象。 5.

(17) (a) 訊號迴流路徑在不同的參考平面. (b) 訊號迴流路徑不同的等效模型. 圖 1.6、訊號因迴流路徑不同所產生的寄生效應[8] 1.2.3 Model 相關文獻參考文獻[14-18]提出封裝基板等效電路模型建立方式，加速設計與模擬的速度，並將等效電路模型的公式帶入模型之中，使整體等效電路模型能夠應用在不同的封裝電路設計。透過參考文獻[14]得知，傳輸線的等效電路模型如圖 1.7。將量測或者模擬所得到的資料，利用參考文獻[14]內的公式求解，即可求得圖 1.7 中的傳輸線等效電路模型中各元件的數值，其中  為傳輸線的長度。. 圖 1.7、傳輸線等效電路模型[14]. Cs . . (1.2). Zo. 1 1  Ls  Z o    2  4   Cp .  Zo   2. 1 1  Lm  Z o    2  4  . (1.3). (1.4). (1.5). 透過參考文獻[14-18]的說明，差動傳輸線等效模型建立以圖 1.7 為基礎，單端傳輸線的等效電路模型加入高頻修正項，使得傳輸線在高次諧振的現象，可透過. 6.

(18) 串並聯電容與電感達到修正的目的；此外，圖 1.7 差動訊號傳輸線隨著頻率的增加，需在模型中加入串並聯電容與電感，修正差動傳輸線在高頻所產生的 LC 諧振，如圖 1.8 所示。. 圖 1.8、二階差動式傳輸線之修正 T 模型[18] 由參考文獻[19]提出，傳統的鍍穿孔(Via)等效電路模型如下圖 1.9 所示，忽略了 Via Pad 間的雜散電容效應，且未考慮多層板上的傳輸線透過 Via 做換層的訊號傳遞時，因迴流路徑不同，而產生的迴流路徑電感；L 為 Via 本身的等效電感；R 為集膚效應與高頻損耗的等效電阻；𝐶𝑔−𝐿 與𝐶𝑔−𝑅 為 Via 與鄰近接地平面所形成的耦合電容。. L PORT1. PORT2. Cg-L. R. Cg-R. 圖 1.9、傳統鍍穿孔模型[19] 不論是 Via Pad 間的雜散電容，或者是訊號迴流路徑上的電感，皆使得訊號在高頻時產生諧振的現象，故參考文獻[20]提出了新式鍍穿孔模型，如圖 1.10 所示。 Lpad1，Lpad4 為第一層與第四層 Via pad 的電感效應，Cpad1-pad2，Cpad3-pad4， Cpad1-pad4 為 Via pad 與 Via pad 間的電容效應，Cp1，Cp2 為各層 Via pad 與鄰近. 7.

(19) 接地平面的耦合電容，L1，L2，L3 為孔洞間的電感效應，R 則為集膚效應與高頻損耗的等效電阻。透過新式鍍穿孔的等效電路模型得知，Via 在執行訊號傳輸時，整體的實際電氣特性。. Zin. 圖 1.10、新式鍍穿孔模型[20]. 1.3 章節介紹為了研究整體測試系統間的不連續效應，針對訊號在測試系統的傳輸路徑，進行等效電路模型的建立，並透過分段整合的方式，發現測試系統的不連續效應來自於訊號的迴流路徑。利用電磁理論說明不連續效應的產生原因，並將其量化建立補償機制，透過補償理論修正模型設計，得到整體測試系統的實際電氣特性。最後，提出等效模型驗證方法，使測試系統設計者能在設計之初，對整體測試系統進行優化。本論文共分為以下五個章節進行討論：第一章. 緒論：說明測試產業現在的狀況與未來即將面臨的問題，並簡述訊. 號不連續效應的產生與模型化設計的方法。第二章. 測試系統之分段模型建立：介紹整體測試系統並對訊號傳遞路徑上. 的元件建立分段模型。將分段模型進行共模擬分析，驗證整體測試系統因訊號迴流路徑之不同，所產生訊號不連續之現象。第三章. 測試系統之訊號不連續效應補償機制建立：透過分段模型建立，將. 待測物與 Socket 做結合，分析其中的寄生效應。之後將待測物與 Socket 和測試載 8.

(20) 板做連結，分析 Socket 和測試載板之間的寄生效應，並建立補償機制。第四章. 測試系統模型應用與理論驗證：主要驗證方式為(1)改變 Pogo Pin 在. Socket 內的擺放位置；(2)Pogo Pin 和 Ground Pin 間的間距；(3)Thermal Ground Pin 二種結構設計上之改變，並透過第三章所建立的等效電路模型與補償機制之實際應用，驗證理論與模型可行性。第五章. 結論與未來展望：說明本論文研究之成果，歸納整體寄生效應發生. 的原因，最後提出測試系統在設計上所面臨的瓶頸與未來改善的重點。. 9.

(21) 第二章測試系統之分段模型建立本章將介紹整體測試系統之結構與設計方式，針對訊號在測試系統間的傳遞路徑，對測試系統建立分段等效電路模型，並進行共模擬分析，研究分析結果是否與測試系統訊號輸出特性相符。透過網路分析儀(VNA E5071C)輸出功率波之後，藉由的銅軸電纜與高頻量測探針(Cascade 550 um)對測試系統執行量測工作，並與高頻結構電磁模擬仿真(High Frequency Structure Simulator, HFSS)結果進行比對，達到測試系統分段等效電路模型建立的目的。. 2.1 測試系統設計 2.1.1 待測物設計本論文為了完整分析整體測試系統的特性，將微帶傳輸線作為測試系統之待測物，因為傳輸線的訊號輸出特性明確且容易讓設計者所掌握，可使得接下來的研究過程，對測試系統整體的訊號特性分析更為單純且明確，下圖 2.1 作為待測物之傳輸線三維結構示意圖，訊號由下方的 Pad 輸入，經過鍍穿孔(Via)後由傳輸線傳遞訊號至另外一端之 Via，最後由下方的 Pad 將訊號輸出。. Ground. Pad. (a) 傳輸線上的 Pad 示意圖. (b) 傳輸線實體上視圖. 圖 2.1、微帶傳輸線形式測試待測物結構本傳輸線的功能在於作為整體測試系統中的待測物，並且連結 Socket 內部的 Pogo Pin、Ground Pin 與 Thermal Ground Pin，使整體測試系統形成迴路。在後續的研究過程之中，傳輸線的等效電路模型都將會建立於整體測試系統等效電路模型之中。 10.

(22) 2.1.2 Socket 設計 IC 封裝完成之後，皆會經過測試來檢驗 IC 的良莠，為了因應大量的測試需求，當 IC 執行測試時，會透過測試載具(Socket)來做為 IC 與測試載板的測試訊號連接及緩衝介面；Socket 是一種測試載具，主要結構分為手測蓋、Guide Plate 與 Housing 三大部分。手測蓋的功能在於壓縮待測物，如下圖 2.2，使其與 Socket 間的 Pogo Pin 及測試載板達到良好的連接。. (b) 手測蓋背視圖. (a)手測蓋上視圖圖 2.2、手測蓋實體圖. Socket 則是由穩定性較高的材料所組成，原因是為了避免在高頻量測時，訊號受到 Socket 的介質影響而產生高頻損耗；此外，Socket 不易受到溫度與濕度的影響，且具有較佳的耐磨性與耐衝撞性，在大量的 IC 測試過程之中，可有較佳的 Life time 以及良好的電氣特性。 Guide Plate 的主要功能在於定位，當 IC 置入測試載具的同時，會因為 Guide Plate 的設計而將 IC 的腳位導引至正確的位置，使得 IC 經過 Socket 與測試載板連結時，在腳位的對位上能達到精確的要求。下圖 2.3 為佳捷科技所提供之 Guide Plate 實體圖，當 IC 置入 Guide Plate 之後，會因 Guide Plate 的設計，使其與 Housing 內部的 Pogo Pin 自動對位。. 圖 2.3、Guide Plate 實體上視圖 11.

(23) Socket 內部的 Housing 承載著 Pogo Pin 與 Thermal Ground Pin，主要為訊號傳遞與迴流所使用。依據待執行測試之 IC 的 Pitch 選定 Housing 規格，並根據 IC 設計時腳位設定，將彈簧針放置於 Housing 的內部並直立起來，使得 Pogo Pin 與 Thermal Ground Pin 可與 IC 和測試載板做連結。圖 2.4 為 Housing 實體未植針前的上視圖，及 Housing 植針後的背視圖。. (a)Housing 實體上視圖. (b) Housing 植針後的背視圖. 圖 2.4、Housing 實體圖 Pogo Pin 是由針軸、彈簧、針管三個基本部件經過精密儀器加工後成型的彈簧式探針，其內部有一個彈簧結構，圖 2.5(a)為 Pogo Pin 內部的彈簧結構圖；而 Pogo Pin 的外部則採用高導電性金屬塗佈電鍍，常見為鍍金的方式來製作，此方式可提高 Pogo Pin 的機械與電氣性能，如圖 2.5(b)。根據不同的封裝形式，使用者將會選用不同種類的 Pogo Pin 去執行測試。由於每顆 IC 在製造的過程當中，底部的平整度都不一定相同，故 IC 在執行測試時，會有一個由上往下的下壓過程，目的使 IC 藉由 Pogo Pin 內部的彈簧結構做為緩衝機制與測試載板的連結能達到最佳化，而且對 IC 與測試載板上的 Pad 有保護的作用，可延長測試載板的使用次數。. (a) Pogo Pin 內部結構圖. (b) Pogo Pin 實體上視圖. 圖 2.5、Pogo Pin 內部結構與實體圖. 12.

(24) 圖 2.6(a)的 Thermal Ground Pin 的設計方式與 Pogo Pin 相似，表面亦採用一致的方式處理，如圖 2.6(b)。主體結構亦由針軸、彈簧、針管三個基本部件所組成，其主要功能在於連接 QFN 封裝中央的 Thermal Ground Pad，而 Thermal Ground Pin 的針頭設計為爪型的樣式，爪型針頭的設計目的在於使 Thermal Ground Pin 與 Thermal Ground Pad 的連結達到更佳的效果。除此之外，爪型的設計常使用於 BGA 的封裝形式，使得 Thermal Ground Pin 與錫球的連接更佳的完善[1]。. (a) Thermal Ground Pin 內部結構圖. (b) Thermal Ground Pin 實體上視圖. 圖 2.6、Thermal Ground Pin 內部結構與實體圖介紹完 Socket 整體的部件之後，依據本論文研究目的，將 Pogo Pin 放置於 Housing 中央(Center)與邊緣(Side)的位置，其目的在研究 Pogo Pin擺針位置不同時，訊號在傳遞的過程之中，輸出特性是否有所變異，之後將 Thermal Ground Pin 於 Housing 之中擺滿，完成 Socket 的整體擺針並組裝，下圖 2.7(a)為 Socket 內部的擺針狀況與圖 2.7(b)為 Socket 組裝完成之後的實體樣式圖，圖 2.8 為整體 Socket 組裝的示意圖。 Pogo Pin Center. Thermal Ground Pin Pogo Pin Side. (a) Socket 內部擺針位置示意圖. (b) 組裝完成後的 Socket 成品. 圖 2.7、QFN Socket 內部的擺針實況與成品圖 13.

(25) 圖 2.8、Socket 結構示意圖 2.1.3 測試載板設計測試載板的主要功能在於導引由 Socket 傳遞過來的 IC 輸出訊號至測試機台，已知傳輸線在長距離傳輸時，若要達到最低的功率損耗，則傳輸線的阻抗設計應為 77Ohm，但若是考慮到功率的最大輸出，則傳輸線的阻抗應設計為 30Ohm，本論文的測試載板採用阻抗 50Ohm 之設計，主要目的在於以上兩項數值之間取得平衡；然而為了因應測試載板上的大量佈線，在設計測試載板的過程當中，特別改變了 PCB 板(Print Circuit Board)的疊層架構為下圖 2.9，並採用六層板的 PCB 設計。. 圖 2.9、測試載板之疊層架構 14.

(26) 由傳輸線等效電路模型圖 2.10 得知，單端傳輸線本身結構為一個低通濾波器，故在執行高頻高速電路測試時，訊號在高頻傳輸時的功率損耗會非常的大，故將 PCB 板疊層架構薄型化，除了可以縮減傳輸線的線寬之外，還可以改善傳輸線的高頻損耗。. (a) 傳輸線等效模型. (b) 傳輸線剖視圖. 圖 2.10、傳輸線等效模型為了不要使測試載板上的長傳輸線效應，影響後續的研究結果，本論文僅針對測試載板上的 Pad 進行討論，圖 2.11 為設計完成後的測試載板實體圖，與測試載板上的 Pad 示意圖。. 圖 2.11、測試載板上的 Pad 示意圖. 2.2 訊號傳遞路徑上的分段等效電路模型建立透過 2.1 節對測試系統的分部介紹後，將各分部元件整合起來得到整體測試系統的實際結構如圖 2.12，並了解訊號在測試系統間的傳輸路徑為測試載板上的 Pad 15.

(27) 經 Pogo Pin 傳遞功率波進入待測物後，再由 Pogo Pin 傳遞訊號至測試載板上的 Pad，最後透過測試機台，將訊號之特性呈現出來，供使用者做訊號分析之使用，如下圖 2.13。本章節將針對訊號傳遞路徑上的元件進行分段模型的建立。. 圖 2.12、整體測試系統實體圖. 圖 2.13、訊號在測試系統中的傳遞路徑 2.2.1 待測物等效電路模型建立由 2.1.1 得知，待測物為一條轉角的傳輸線，對傳輸線進行量測與電磁模擬，取得整體傳輸線的散射參數，並將量測結果匯入高速數位模擬設計工具 (Advanced Design System, ADS)軟體，進行整體傳輸線的等效電路模型萃取。. 16.

(28) 由於傳輸線的阻抗會隨著頻率而改變，故萃取傳輸線等效電容值與電感值時，應選取傳輸線在低頻時的特性，此時傳輸線處於準靜態的電磁場，不會因頻率的不同而改變傳輸線特性。如下圖 2.14(a)當低頻訊號輸入至尾端開路的傳輸線，結果等同於傳輸線尾端連結一個電容，此電容即為傳輸線與參考平面之間的等效電容，透過公式(2.1)的應用，求得等效電容之結果，其中𝑍𝑐 為傳輸線尾端開路的阻抗參數值。. Cg . 1 2  freq  ZC. (2.1). 圖 2.14(b)當傳輸線尾端短路時，結果等同於傳輸線尾端連結一個電感，此電感即為傳輸線與參考平線間的迴路電感，透過公式(2.2)的應用，求得等效電感之結果，其中𝑍𝐿 為傳輸線尾端短路的阻抗參數值。. Ls . ZL 2  freq. (2.2). SNP File. SNP File. (a) 尾端 Open 的 SNP 檔. (b) 尾端 Short 的 SNP 檔. 圖 2.14、傳輸線尾端 Open 與 Short 的 SNP 檔根據上述結果，即可求得傳輸線等效電容值與電感值。而傳輸線材料為銅所構成，透過公式(2.3)計算，求得傳輸線本身的內部損耗(𝑅𝑐𝑜𝑝𝑝𝑒𝑟 )，其中 σ 為銅的導電率，A 為傳輸線電流所流過的面積， l 為傳輸線的長度。. Rcopper . l  A. (2.3). 當頻率逐漸升高時，傳輸線因為集膚效應的產生，電流於導體內部所能通過的面積逐漸遞減，透過公式(2.4)之應用，求得在高頻時所造成的集膚深度(δ)，其中µo 為真空中的導磁係數，µr 為銅的相對導磁係數。. 17.

(29) . 1. (2.4). o r f. 透過集膚深度之計算，觀察銅導線在高頻時，電流於導體內部所能通過的面積，即可求得傳輸線的高頻損耗(𝑅𝑠𝑘𝑖𝑛 )。圖 2.15 為傳輸線的剖視圖，其中 a 為傳輸線的寬，b 為傳輸線的銅箔厚度，δ 為集膚深度；最後利用參考文獻[14-18]的傳輸線等效 T 模型之公式，求得傳輸線在高頻時，修正訊號傳遞路徑之等效電容值 (𝐶𝑠𝑘𝑖𝑛 )。. 圖 2.15、集膚深度改變了電流在導體內部所能通過的面積透過上述的推導，將結果帶入參考文獻[14]的傳輸線等效 T 模型架構，即可得到圖 2.16 的待測物等效電路模型，圖 2.17 為待測物整體規格，圖 2.18 則為傳輸線等效電路模型輸出特性與量測、模擬結果之比較；其中𝐿𝑠 為傳輸線整體之迴流路徑電感，𝐶𝑔 為傳輸線與參考平面間的等效電容，𝑅𝑠𝑘𝑖𝑛 集膚效應與高頻的損耗電阻， 𝐶𝑐𝑜𝑚𝑝𝑒𝑛𝑠𝑎𝑡𝑖𝑜𝑛 為修正傳輸線在高頻時的二次諧振之補償電容，𝑅𝑐𝑜𝑝𝑝𝑒𝑟 為傳輸線本身之內損，𝑅𝑚𝑒𝑑𝑖𝑢𝑚 為傳輸線與參考平面間的介質間的損耗，最後透過最佳化的方式，完成待測物等效電路模型建立。. Rskin Ccompensation Rcopper. Ls. Ls. Rcopper. Rmedium Cg. 圖 2.16、傳輸線等效電路模型 18.

(30) 0. 0. -1. -10. Loss (dB). Loss (dB). 圖 2.17、傳輸線整體規格. -2. -3. Measurement Simulation Model. -4. -20. -30. Measurement Simulation Model. -40. -5. -50 0. 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 0. 1. 2. 3. 4. Frequency (GHz). 6. 7. 8. 9. 10. (b)S(1,1). 200. 200. 120. 120. Loss (dB). Phase (deg). (a)S(2,1). 40. -40. Measurement Simulation Model. -120. 5. Frequency (GHz). 40. -40. Measurement Simulation Model. -120. -200. -200 0. 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 0. 1. 2. 3. 4. 5. 6. 7. Frequency (GHz). Frequency (GHz). (c) Phase(2,1). (d) Phase(1,1). 圖 2.18、傳輸線等效電路模型輸出特性與量測、模擬結果之比較. 19. 8. 9. 10.

(31) 2.2.2 Pogo Pin 模擬與量測環境介紹與等效電路模型建立由 2.1.2 節中的 Socket 設計說明可以得知，Pogo Pin 為一根直立式的彈簧針，故無法透過探針直接量測；圖 2.19 為 Pogo Pin 的量測方法，Pogo Pin 藉由 Housing 固定於測試載具內部，透過上下兩層測試板(Evaluation Board, EV Board)壓縮後，使得 Pogo Pin 與測試板達到完整的連結，並可執行後續的量測工作。. Top Evaluation Board Pogo Pin and Housing Bottom Evaluation Board. (a)Pogo Pin 量測示意圖. (b) Pogo Pin 量測實體圖. 圖 2.19、Pogo Pin 透過測試板與 Housing 執行量測時的示意圖由上圖 2.19 可知，為了使高頻探針能夠方便量測，上下兩層測試板為共平面波導(Co-planar Wave Guide with Ground, CPWG)形式的兩層板，上層測試板之設計為第一層的傳輸線經由 Via 連接到第二層的 Pad；而下層測試板的設計為一條傳輸線，為了減少迴流路徑的寄生電感量，故在測試板上打入多根的 Via。藉由測試板與 Pogo Pin 的連結，使得高頻量測探針透過測試板的介面量測得到整體之效應，並將上下兩層之測試板做 De-embedded，以求得 Pogo Pin 的實際量測數據。接著介紹 Pogo Pin 的電磁模擬方式，如圖 2.20 與圖 2.21。. Terminal One G. S. Terminal Two. 圖 2.20、Pogo Pin 的電磁模擬結構圖. 20.

(32) 圖 2.21、Pogo Pin 在 Socket 中壓縮後的規格圖(單位：mm) 圖 2.20 為 Pogo Pin 的電磁模擬結構，圖 2.21 為 Pogo Pin 的規格圖，當 Pogo Pin 執行電磁模擬時，參考平面即為旁邊的 Ground Pin，為考量訊號在高頻時的輻射效應，故將 Pogo Pin 與 Housing 共同模擬。得到 Pogo Pin 量測結果之後，透過 2.2.1 節之等效電路模型萃取方式，進行 Pogo Pin 等效電路模型之建立，已知訊號經由 Pogo Pin 傳遞時，其參考平面為 Pogo Pin 旁邊之 Ground Pin，因此 Pogo Pin 與 Ground Pin 間的 Pitch 將會影響 Pogo Pin 整體的電容值與電感值。本論文採用 QFN(Quad Flat No-Lead)7×7mm2，接腳 12×4 之封裝 IC 測試載具做為 IC 與測試載板之測試介面，其中 QFN 之 Pitch 為 0.5mm，故此選用 Pitch 0.5mm 的 Pogo Pin 為模型建立之樣板，並採用參考文獻[14]的傳輸線等效 T 模型方法建立等效電路模型，其結果如圖 2.22。. Rskin Rgold. Cskin. Ls. Ls Rmedium Cg. 圖 2.22、Pogo Pin 等效電路模型. 21. Rgold.

(33) 圖 2.22 為 Pogo Pin 等效 T 模型，其中𝐿𝑠 為 Pogo Pin 整體之迴流路徑電感，𝐶𝑔 為 Pogo Pin 與 Ground Pin 間的等效電容，𝑅𝑠𝑘𝑖𝑛 集膚效應與高頻的損耗電阻，𝐶𝑠𝑘𝑖𝑛 為修正 Pogo Pin 高頻路徑之等效電容，𝑅𝑔𝑜𝑙𝑑 為 Pogo Pin 本身之內損，𝑅𝑚𝑒𝑑𝑖𝑢𝑚 為 Pogo Pin 與 Ground Pin 間的介質損耗，最後透過最佳化的方式，完成 Pogo Pin 等效電路. 0. 0. -1. -10. -2. Loss (dB). Loss (dB). 模型建立，圖 2.23 為 Pogo Pin 等效電路模型輸出特性與量測、模擬之比較結果。. -3. Measurement Simulation Model. -4. -20. -30. Measurement Simulation Model. -40. -5. -50. 0. 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 0. 1. 2. 3. Frequency (GHz). 0. 200. -40. 120. -80. -120. Measurement Simulation Model 1. 2. 3. 6. 7. 4. 5. 8. 9. 10. 40. -40. Measurement Simulation Model. -120. -200 0. 5. (b)S(1,1). Phase (deg). Phase (deg). (a)S(2,1). -160. 4. Frequency (GHz). 6. 7. 8. 9. -200. 10. 0. 1. 2. 3. 4. 5. 6. 7. Frequency (GHz). Frequency (GHz). (c) Phase(2,1). (d) Phase(1,1). 8. 9. 10. 圖 2.23、Pogo Pin 等效電路模型輸出特性與量測、模擬結果之比較由上述結果發現，Pogo Pin 的量測、模擬與等效電路模型之結果並不相符；量測結果除了在 5GHz 有諧振點產生之外，且在高頻時損耗較大。透過圖 2.19 與圖 2.20 的模擬與量測環境介紹可以得知，模擬所得到之結果為 Pogo Pin 位於 Housing 中的模擬數據，而 Pogo Pin 的量測的結果，則是整體對測試板做 De-embedded 的量測數據。由上下兩層測試板的結構可以得知，兩平行板之間等效於一個寄生電容，加上整體測試載具之參考平面不同之緣故，使得訊號在整體迴流路徑上產生. 22.

(34) 寄生電感，故量測之結果受到上述之影響產生量測的誤差，由下圖 2.24 的 Pogo Pin 與測試載具之整體寄生效應補償模型，即可說明此一現象。. 圖 2.24、Pogo Pin 與測試載具之整體寄生效應圖 2.24 為 Pogo Pin 與測試載具之整體寄生效應的等效電路模型，其中𝐶𝑔 為上下兩層測試板所產生的寄生電容；𝑀𝑙𝑜𝑠𝑠 為上下兩層測試板中間所夾 Housing 的介質損耗；𝐿𝑔 為訊號由上層測試板到 Ground Pin 間所產生的迴流路徑電感；𝐶𝑇 為上層測試板與 Pogo Pin 連接時，Pogo Pin 與上層測試板的 Ground 所產生的寄生電容； 𝐿 𝑇 為上層測試板與 Pogo Pin 連接時；上層測試板的藉由 Via 將訊號傳送至下層 Pad 時，Pad 與 Ground Pin 所產生的寄生電感；𝐶𝐵 為下層測試板與 Pogo Pin 連接時 Pogo Pin 與下層測試板的 Ground 所產生的寄生電容；𝐿𝐵 為下層測試板與 Pogo Pin 連接時，下層測試板的傳輸線與 Ground Pin 間所產生的寄生電感。藉由 Pogo Pin 的模擬與等效電路模型之結果，將測試載具間的寄生效應補償之後，發現補償後的結果與量測並執行 De-embedded 後的結果相符，如下圖 2.25。透過測試載具的整體寄生效應補償，發現 Pogo Pin 等效電路模型與 Pogo Pin 電磁模擬之結果，皆與量測之結果相符，故 Pogo Pin 之訊號輸出特性為圖 2.23。圖 2.23 中，在高頻時 Pogo Pin 等效電路模型之輸出特性與電磁模擬結果並不相符，透過上述之說明，已將量測結果中的誤差項補償，故 5GHz 的諧振點為𝐿𝑔 和𝐶𝑔 產生諧振所造成，而 Phase(1,1)的變化則由𝐶𝑔 所造成的相位轉態；經由寄生效應補償模型，將 Pogo Pin 的等效電路模型提出，即可萃取出 Pogo Pin 之實際訊號輸出特性。. 23.

(35) 0. -1. -10. Loss (dB). Loss (dB). 0. -2. -3. Measurement Simulation Model. -4. -20. -30. Measurement Simulation Model. -40. -5. -50 0. 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 0. 1. 2. 3. Frequency (GHz). 4. (a)S(2,1). 6. 7. 8. 9. 10. (b)S(1,1). 0. 200. -40. 120. Phase (deg). Phase (deg). 5. Frequency (GHz). -80. -120. -40. Measurement Simulation Model. -120. Measurement Simulation Model. -160. 40. -200. -200 0. 1. 2. 3. 4. 5. 6. 7. 8. 9. 0. 10. 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. Frequency (GHz). Frequency (GHz). (c) Phase(2,1). (d) Phase(1,1). 圖 2.25、Pogo Pin 等效電路模型與模擬補償寄生效應後的結果圖 2.23 在 7GHz 後的量測與模擬之損耗差異，則是由 Pogo Pin 之內部彈簧結構所造成，下圖 2.26 為彈簧在高頻訊號傳輸時所產生的寄生效應。Pogo Pin 內部之彈簧結構為測試介面之緩衝機制，故壓縮時彈簧不可能完全密合，使得訊號透過彈簧傳遞的過程當中，路徑上產生寄生電容，使高頻量測時的損耗量加大。. (a) 彈簧低頻時的等效模型示意圖. (b) 彈簧高頻時的等效模型示意圖. 圖 2.26、彈簧結構等效模型示意圖 2.2.3 測試載板等效電路模型建立由 2.1.3 的測試載板設計得知，測試載板之模型建立為測試載板上 Pad，下圖 2.27 為 Pad 的設計規格，與測試載板的疊層架構，由 2.2.1 節內的公式(2.1)與(2.2). 24.

(36) 得到傳輸線的電容公式與電感公式，並求出 Pad 的等效電容值與電感值。. 圖 2.27、Pad 的規格與測試載板疊層架構再透過 2.1.3 內的公式(2.3)，求得 Pad 的銅導線的內損，最後帶入 2.2.1 內的公式(2.4)與集膚效應等效電阻萃取方式，得到 Pad 在集膚效應發生時所造成的等效電阻值，最後將其結果帶入 π 模型之中，得到測試載板 Pad 的等效電路模型如圖 2.28。. 圖 2.28、測試載板 Pad 的等效電路模型其中，𝐿𝑠 為測試載板上 Pad 的電感值，𝐶𝑔 為測試載板上 Pad 與參考平面間的等效電容，𝑅𝑠𝑘𝑖𝑛 為集膚效應發生時的損耗電阻，𝐶𝑠𝑘𝑖𝑛 為 Pad 之高頻路徑的等效電容，𝑅𝑐𝑜𝑝𝑝𝑒𝑟 為傳輸線 Pad 本身之內損，最後透過最佳化的方式，完成 Pad 的等效電路模型建立，等效電路模型與量測結果相符，如下圖 2.29。而 T 模型與 π 模型的選用，並不影響等效電路模型之訊號輸出特性結果，目的僅在於簡化後續的模型應用。 25.

(37) 0. -0.2. -10. Loss (dB). Loss (dB). 0. -0.4. -0.6. Measurement Simulation Model. -0.8. -30 Measurement Simulation Model. -40. -1. -50 0. 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 0. -70. -20. -30 Measurement Simulation Model. -40. 5. 6. 4. 5. 6. 7. 8. 9. 7. 10. 8. 9. 10. -90. -110 Measurement Simulation Model. -130. -50 3. 4. (b)S(1,1). -10. 2. 3. (a)S(2,1) -50. 1. 2. Frequency (GHz). 0. 0. 1. Frequency (GHz). Phase (deg). Phase (deg). -20. -150 0. 1. Frequency (GHz). 2. 3. 4. 5. 6. 7. 8. 9. 10. Frequency (GHz). (c) Phase(2,1). (d) Phase(1,1). 圖 2.29、測試載板 Pad 的等效電路模型輸出特性與量測、模擬結果之比較由圖 2.29 得知，測試載板上 Pad 的 Insertion Loss 與 Return Loss，其模擬結果與量測、等效電路模型之結果並不相符。原因在於執行電磁模擬時，軟體將導體內部之電流分佈狀況，視為理想狀態，故無法將集膚效應之損耗，呈現於模擬結果當中，故電磁模擬的 Insertion Loss 與 Return Loss 之結果，僅導體本身的內損。. 2.3 模型、電磁模擬與量測結果之比對藉由 2.2.1~3 節中的等效電路模型建立，得到整體訊號傳遞路徑上的分段元件特性；圖 2.30 將分段模型整合並執行共模擬分析，發現訊號之輸出特性與整體模擬、量測結果並不相符，分析結果如下圖 2.31；原因在於分段模擬與量測時，待測物、Pogo Pin 與測試載板上 Pad 的訊號參考平面並非測試系統之實際參考平面，圖 2.32 將說明待測物透過 Socket 與測試載板連結後，訊號傳遞路徑與迴流路徑的改變。. 26.

(38) DUT Reference Plane. Pogo Pin Reference Plane. Pad Reference Plane. Pad Reference Plane. 0. 0. -1. -10. Loss (dB). Loss (dB). 圖 2.30、分段等效電路模型做 Co-Simulation 的示意圖. -2. -3. Measurement Co-simulation Model. -4. -20. -30. Measurement Co-simulation Model. -40. -5. -50 0. 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 0. 1. 2. 3. Frequency (GHz). (a)S(2,1). 5. 6. 7. 8. 9. 7. 8. 9. 10. (b)S(1,1). 200. 200. 120. 120. Phase (deg). Phase (deg). 4. Frequency (GHz). 40. -40. Measurement Co-simulation Model. -120. 40. -40. Measurement Co-simulation Model. -120. -200. -200 0. 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 0. Frequency (GHz). 1. 2. 3. 4. 5. 6. Frequency (GHz). (c) Phase(2,1). (d) Phase(1,1). 圖 2.31、Model Co-Simulation、電磁模擬與量測結果之比對 27. 10.

(39) 圖 2.32、整體測試系統之訊號傳遞與迴流路徑由圖 2.32 得知，藍色虛線為訊號傳遞路徑，紅色虛線為訊號迴流路徑，而分段等效電路模型與實體結構的差別在於迴流路徑的改變，待測物的迴流路徑透過了 Socket 中央的 Thermal Ground Pin，將訊號傳遞至測試載板上的 Thermal Ground Pad，使得 Pogo Pin 在 Socket 間有兩個參考平面，即 Ground Pin 與 Thermal Ground Pin；而測試載板上的 Thermal Ground Pad，則透過 Via 將訊號傳遞至測試載板上的參考平面，上述的結構設計，都將使得訊號在迴流路徑上產生寄生效應，而整體測試系統之實際參考平面為測試載板上的系統地。. 28.

(40) 第三章測試系統之訊號不連續效應由第二章的測試系統之等效模型建立得知，當分段等效電路模型組合後，做共模擬分析並與量測結果比對發現，待測物因測試載具之整體迴流路徑的改變，使得待測物經由測試系統進行量測時，訊號產生失真的現象[12]。本章透過分段模型的共模擬分析並與量測之結果比對，找出各分段等效電路模型之訊號不連續效應，並透過電磁理論的推導，建立各段等效電路模型之補償機制。透過補償機制與分段模型的建立，未來只需要提供 Socket 與測試載板的物理尺寸、規格，使用者即可藉由本論文研究成果，快速的得到待測物於測試系統上準確的實際結果預測，並量化整體測試系統間不連續效應，下圖 3.1 為整體測試系統的訊號不連續效應與補償機制示意圖。. 圖 3.1、體測試系統的不連續效應與補償機制示意圖. 3.1 訊號不連續效應之研究 3.1.1 訊號不連續效應之說明由第二章測試系統之分段等效電路模型中得知，訊號在各個分部元件的參考平面皆與測試系統整合後的實際參考地不同，圖 3.2 顯示各段組合後之整體結構，. 29.

(41) 連結待測物與測試載板間的接地路徑為 Socket 中的 Ground Pin 與 Thermal Ground Pin；在分段模型建立時，Pogo Pin 的參考地為 Pogo Pin 旁邊的 Ground Pin，但在實際的測試系統當中，待測物的參考地透過中央的 Thermal Ground Pin 連結測試載板參考地，使得 Pogo Pin 的實際參考平面除了旁邊的 Ground Pin 之外，更增加了中央的 Thermal Ground Pin，此參考地結構之變化將造成寄生效應的產生[10]。. 圖 3.2、Pogo Pin 與 Thermal Ground Pin 所形成的寄生效應 3.1.2 訊號不連續效應之研究方法本論文藉由分段整合的方式，研究測試系統在 Socket 與測試載板間的訊號不連續效應。首先將待測物與 Socket 做連結，未含測試載板效應時，待測物經 Socket 做訊號傳遞，過程中產生訊號不連續效應；再討論待測物與 Socket 連結測試載板時，因測試載板所產生的寄生效應，最後透過補償機制的建立，補償訊號在迴流路徑上所產生的寄生效應，進而完成整體測試系統之訊號整合分析與模型化之研究。圖 3.3 為待測物與 Sokcet 連結之後的量測示意圖，為準確萃取待測物與 Socket 間的寄生效應，測試板的電路採用兩條傳輸線的設計，因為傳輸線的效應最為單純，較不影響 Socket 間的寄生效應。 30.

(42) (a) 待測物與 Socket 連結後的量測方式. (b) EV Board 上的傳輸線. 圖 3.3、待測物與 Socket 的量測示意圖透過圖 3.3 的量測方式，取得待測物、Socket 與測試板訊號輸出結果，利用 De-embedded 的方式，將整體量測之結果扣除圖 3.3(b)的測試板傳輸線效應，即可求得待測物到 Socket 端的訊號輸出特性，圖 3.4 為待測物與 Socket 連結後的電磁模擬示意圖。. 圖 3.4、待測物與 Socket 連結後的電磁模擬示意圖. 3.2 待測物到 Socket 端的訊號不連續效應 3.2.1 電流在迴流路徑上的自感透過圖 3.2 可得知，Pogo Pin 的寄生效應來自於 Socket 之間的 Thermal Ground Pin；當訊號通過 Pogo Pin 時，藉由 Ground Pin 與 Thermal Ground Pin 做為訊號迴 31.

(43) 流路徑，因此迴流路徑電感即為 Ground Pin 與 Thermal Ground Pin 自感並聯之後的結果，故透過 Ground Pin 與 Thermal Ground Pin 的自感並聯計算，即可求得電流在整體迴流路徑上的自感。由 2.2.2 節中的 Pogo Pin 等效電路模型建立得知，Ground Pin 的電感值已經建立於 Pogo Pin 的等效電路模型之中，故電流在迴流路徑上的自感即為 Thermal Ground Pin 的自感值相並聯後的結果。由下圖 3.5 可得知 Thermal Ground Pin 的半徑與內部電流的實際分佈狀況，接著利用安培迴路定律，推導 Thermal Ground Pin 內部的自感。. 圖 3.5、Thermal Ground Pin 半徑與內部電流的分佈狀況由安培迴路定理得知，在介質中的磁通密度沿著某一封閉迴路之環流量，等於通過此迴路所圍繞之表面積的總電流量乘以µ0 µ𝑟 ，故公式(3.1)與(3.2)成立。. . c. H  dl . . c. . 1 c. o  r. B  dl  I. B  dl  o r I. (3.1) (3.2). 對封閉迴路做積分，等於對 Thermal Ground Pin 的圓面積做積分，已知磁通密度為公式(3.3)，對 Thermal Ground Pin 做面積分如公式(3.4)，將公式(3.2)透過公式 (3.4)轉換為公式(3.5)，結果如下：. B  a B 32. (3.3).

(44) dl  a rd. . (3.4). 2. c. B  dl   B rd  B 2 r  o r I 0. (3.5). 由公式(3.5)得到 Thermal Ground Pin 的磁通密度公式(3.6)：. B . o  r I 2 r. (3.6). 由於在 Pogo Pin 內部為空心且裝有彈簧的結構，假設電流在 Thermal Ground Pin 內部的分佈為𝐼𝑠 ，則電流公式(3.7)如下：.  r2 r2 Is  2 I  ( 2 )I b b. (3.7). 由圖 3.5 得知，b 為 Thermal Ground Pin 的半徑，而 r 為電流在 Thermal Ground Pin 內分佈的實際半徑。已知 Thermal Ground Pin 內部為空心結構，故電流在 Thermal Ground Pin 之表面流動，即 r  b 。將公式(3.7)之實際電流的流動半徑帶入磁通密度的公式(3.6)之中，得到電流在 Thermal Ground Pin 內部的實際磁通密度，如公式(3.8)：. o  r I s o  r r 2 r B    2 I  o r2 I 2 r 2 r b 2 b. (3.8). 對磁通密度做封閉的面積分，即可得到 Thermal Ground Pin 的磁通總量，其中. l 為 Thermal Ground Pin 的長度，其規格如下圖 3.6，公式推導如下：.    B  ds   (a S. S. o  r r o r Il I )  ( a ldr )  r  dr  2 b2 2 b2 . o r Il o r Il 1 2 o r r 2 Il r  dr   r  2 b2  2 b2 2 4 b2. o r r 2 Il  4 b 2. 33. (3.9). (3.10). (3.11).

(45) Ø 0.56. Ø 0.65. Ø 0.56. 0.29. 0.86. 1.15. Ø 0.30. 0.3. 圖 3.6、Thermal Ground Pin 在 Socket 中壓縮後的規格圖(單位：mm) 已知電感為單位電流所產生的磁通總量，故 Thermal Ground Pin 的自感公式如下：. L.  I. . o  r l 4. (3.12). 透過公式(3.12)求出單根 Thermal Ground Pin 的自感量如下：. L.  I. . o  r l  0.242nH 4. (3.13). 由圖 3.2 可得知，Thermal Ground Pin 所產生的自感，彼此之間相互並聯，故訊號迴流路徑經由 Socket 的 Thermal Ground Pin 到 Load Board 端時，路徑上所產生的迴流路徑電感如下：表 3.1、Thermal Ground Pin 自感並聯後的結果項目 Thermal Ground Pin (內電感). 公式. L. o  r l 4. 數量. 電感值. 16. 0.0151 (nH). 表 3.1 為 Socket 內部 16 根 Thermal Ground Pin 自感並聯之後的結果，其並聯之後的電感值為 0.0151(nH)，透過上述方法，即可求得電流在迴流路徑上的電感值。. 34.

(46) 3.2.2 待測物和 Socket 間所形成的寄生電容由上個 3.2.1 節得知，待測物的訊號迴流路徑是透過 Socket 內部的 Ground Pin 與 Thermal Ground Pin 將訊號傳遞至測試載板上。在高頻時，待測物的參考地與 Socket 的參考地，形成一個平板式的電容，如下圖 3.7。. 圖 3.7、待測物與 Socket 間所形成的平行板電容在不考慮邊緣電場的情況下，假設電荷於平行板間為平均分佈，由下列公式 (3.14)得到兩平行板間的電容，將此電容值扣掉位於兩平行板間的 Pogo Pin、Ground Pin 與 Thermal Ground Pin 體積，即可得到平行板間的電容值。.  A  r12   r2 2 C g   o r   (  N1 )  (  N 2 )   0.527 pF d d d . (3.14). 下圖 3.8 為 Socket、Pogo Pin 與 Thermal Ground Pin 規格，其中 A 為平行板電容的面積，即待測物的長乘以寬，d 為 Socket 的高度，𝑟1 為 Pogo Pin 的半徑，𝑟2 為 Thermal Ground Pin 的半徑，𝑁1 為 Pogo Pin 的數量，𝑁2 為 Thermal Ground Pin 的數量。 7 mm 0.38 mm 0.65 mm 7 mm. 2.42 mm. (a) 待測物的長、寬與彈簧針的直徑. (b) Socket 的高度. 圖 3.8、Socket、Pogo Pin 與 Thermal Ground Pin 規格圖 35.

(47) 3.2.3 Pogo Pin 和 Thermal Ground Pin 間的寄生電感由圖 3.2 得知，Pogo Pin 與 Thermal Ground Pin 之間會產生寄生電感；而寄生電感的產生，是由於待測物與測試載板透過 Thermal Ground Pin 做系統地之連結的同時，Pogo Pin 的參考平面除了旁邊的 Ground Pin 之外，還參考了位於 Socket 中央的 Thermal Ground Pin，故 Pogo Pin 與 Thermal Ground Pin 之間的寄生電感，即為 Pogo Pin 與 Thermal Ground Pin 間的互感。圖 3.9 為寄生電感示意圖；其中 L1、L2、L3、L4 分別為 Thermal Ground Pin 與位於左方之 Pogo Pin 間的互感，R1、R2、R3、R4、R5、R6、R7 分別為 Thermal Ground Pin 與位於右下方之 Pogo Pin 間的互感。. 圖 3.9、Pogo Pin 與 Thermal Ground Pin 間的寄生電感下圖 3.10 說明了 Pogo Pin 的總自感量，是由 Pogo Pin 的內電感與 Pogo Pin 外電感所形成；內電感是指電流流過 Pogo Pin 時，Pogo Pin 導體本身所產生的自感，而外電感則是指 Pogo Pin 與參考平面之間所形成的互感。故 Pogo Pin 的互感是由 Pogo Pin 與旁邊的 Ground Pin 和中央的 Thermal Ground Pin 所形成，而 Pogo Pin 與 Ground Pin 之間的互感已建立於 Pogo Pin 的等效電路模型之中。. 36.

(48) Signal Pin Self Inductance. Loop Inductance Ground Pin Self Inductance. 圖 3.10、Pogo Pin 迴路電感示意圖由圖 3.10 的解釋得知，Pogo Pin 與 Thermal Ground Pin 的迴路電感，即由 Pogo Pin 的總自感與 Thermal Ground Pin 的總自感相加，Pogo Pin 的外電感在 Pogo Pin 與 Thermal Ground Pin 兩者間所形成，Pogo Pin 與 Thermal Ground Pin 的 Pitch 將影響外電感的磁通面積；由公式(3.6)得到 Pogo Pin 的磁通密度，對磁通密度做封閉的面積分，求得磁通總量公式如下：.    B  ds  (a. o  r I   Il 1 )  (a ldr )  o r  dr 2 r 2 r. (3.15). Pogo Pin 的磁通總量在 Pogo Pin 與 Thermal Ground Pin 之間，如下圖 3.11 藍色的部分，故透過上方的磁通總量公式(3.15)，對 Pogo Pin 到 Thermal Ground Pin 之間的路徑做積分，即可求得藍色部分的磁通總量。其中，Pogo Pin 與 Thermal Ground Pin 之間的 Pitch 為 D，Pogo Pin 的半徑為 a，Thermal Ground Pin 的半徑為 b，則積分路徑由 a 積分至 D  a  b ，公式如下：. . o r Il Da b 1 o r Il dr  ln r 2 a r 2. D  a b a. . o r Il D  a  b ln (3.16) 2 a. 最後，透過電感為單位電流所流過的磁通總量之定義得到 Pogo Pin 與 Thermal Ground Pin 之間的互感值，其結果如公式(3.17)：. L.  I. . o  r l D  a  b ln 2 a. 37. (3.17).

(49) 圖 3.11、Pogo Pin 與 Thermal Ground Pin 間的磁通總量由圖 3.2 與圖 3.9 得知，Pogo Pin 與 Thermal Ground Pin 之間會形成互感，其互感量與 Pogo Pin 和 Thermal Ground Pin 之間的距離相關，利用公式(3.17)求出 Pogo Pin 與 Thermal Ground Pin 之間的互感值，其結果如下表 3.2。其中 L1~4 與 R1~7 的編號與圖 3.9 相呼應。表 3.2、Pogo Pin 與 Thermal Ground Pin 所形成的互感項目距離 (mm) 電感值 (nH) 項目距離 (mm) 電感值 (nH). L1. L2. L3. L4. 1.91. 1.68. 1.81. 2.24. 0.963. 0.876. 0.929. 1.06. R1. R2. R3. R4. R5. R6. R7. 4.31. 3.56. 2.84. 2.2. 2.7. 3.34. 4.03. 1.45. 1.34. 1.21. 1.06. 1.18. 1.31. 1.41. 由圖 2.7(a)得知 Pogo Pin 位於 Socket 內部的擺針位置；位於中央的 Pogo Pin 將與左邊的 4 根 Thermal Ground Pin 產生互感；位於邊緣的 Pogo Pin 將與右邊的 7 根 Thermal Ground Pin 產生互感；將左右兩邊的互感值分別做並聯後的計算結果如下。. 38.

(50) 位於中央的 Pogo Pin 與 Thermal Ground Pin 的等效電感並聯結果：. Ls _ one  0.963 / /0.876 / /0.929 / /1.06  0.238 nH. (3.18). 位於邊緣的 Pogo Pin 與 Thermal Ground Pin 的等效電感並聯結果：. Ls _ two  1.45 / /1.34 / /1.21/ /1.06 / /1.18 / /1.31/ /1.41  0.181 nH. (3.19). 透過上述方法，即可求出 Thermal Ground Pin 對 Pogo Pin 所產生的寄生電感量之大小。 3.2.4 Pogo Pin 和 Thermal Ground Pin 間的寄生電容由 3.1.3 節中的說明得知，Thermal Ground Pin 的功能為連接整體測試系統的系統地，而在分段等效電路模型的建立過程當中，Pogo Pin 的參考平面為旁邊的 Ground Pin，但在實際的測試系統當中，實際的參考地為測試載板上的接地層，故在 Socket 當中，Pogo Pin 的參考平面除了旁邊的 Ground Pin 之外，還有位於 Socket 中央的 Thermal Ground Pin。已知 Pogo Pin 與 Thermal Ground Pin 間的寄生電感，受到 Pogo Pin 與 Thermal Ground Pin 兩者間的間距所影響，當兩者間的間距越小，所形成的寄生電容將越大；當兩者間的間距越大，所形成的寄生電容將越小；故主導此寄生電容值大小的主要因素，即是距離 Pogo Pin 最近的 Thermal Ground Pin。故在兩者間的寄生電容公式推導如下。已知電場在介質中的散度，透過散度定理得知，對一個向量的散度做體積分，等於對一個向量做封閉的面積分，故得到下列的電場公式(3.20)：. . v.  1 dv  v   o r o r.   Edv  . . v.  dv . Q   o r. . S. E  ds (3.20). 之後，對 Pogo Pin 做封閉的面積分，其推導過程如下：. . S. E  ds . . S. (ar Er )  ar ds  Er  ds  Er (2 r 2  2 rl ) S. 39. (3.21).

(51) 已知 Pogo Pin 的參考平面為 Thermal Ground Pin，故 2 r 2 在r方向的分量為零，在此不做討論，僅對 2 r 做面積分，其結果為：. . S. E  ds  . l. . 2. 0 0. Er rddz  2 rlEr . Q.  o r. (3.22). 透過公式 3.22 得到電場強度如下：. E  ar Er  ar. Q 2 rl o r. (3.23). 已知電壓的定義為兩端點間的電位差，對 Pogo Pin 與 Thermal Ground Pin 取兩端點並做電場強度的積分，即可得到兩者之間的電壓，如下圖 3.12。. 圖 3.12、Pogo Pin 與 Thermal Ground Pin 的積分路徑示意圖對公式(3.23)做 r 方向的路徑積分，其中 D 為 Pogo Pin 與 Thermal Ground Pin 間的間距，a 為 Pogo Pin 的半徑，b 為 Thermal Ground Pin 的半徑，其積分後的結果如下：. V . D  a b. a. V. E  dr  . Q 2 l o r. D  a b. a. . D  a b. a. (ar. Q )  ar dr 2 rl o r. 1 Q D a b dr  ln r 2 l o r a. (3.24). (3.25). 由庫倫公式(3.27)的定義得知，電容為庫倫除以電壓，透過上述的電壓公式 (3.26)，假設庫倫之大小為已知，則可求出電容之公式(3.28)：. 40.

(52) Q  CV C. Q 1  2 l o r D a b V ln a. (3.27) (3.28). 透過推導所得的電容公式(3.28)，即可求得 Pogo Pin 位於不同位置時，和中央 Thermal Ground Pin 所形成的寄生電容值之大小，其計算結果如下。 Pogo Pin 位於中央時與 Thermal Ground Pin 所形成的寄生電容值：. Cs_ one  0.228 pF. (3.29). Pogo Pin 位於邊緣時與 Thermal Ground Pin 所形成的寄生電容值：. Cs _ two  0.191 pF. (3.30). 3.2.5 Socket 參考地所形成的迴路電感為了萃取待測物到 Socket 之間寄生效應，將待測物的參考平面透過補償機制補償至 Socket 的參考平面，分析待測物因參考平面不同而在迴流路徑上所產生的寄生效應。模擬時如圖 3.4，在 Socket 的下方加入銅片，作為 Socket 的參考地，並使其形成迴路；而量測時則如圖 3.3，在 Socket 的下方加上了一塊測試板，並做 De-Embedded，來得到待測物到 Socket 端的整體效應。而下方加入的 Evaluation Board，會使得電流在迴流路徑上，產生迴流路徑電感。由 3.2.1 節的電流在迴流路徑上的自感得知，待測物到 Socket 端的整體迴流路徑電感值為 0.0202(nH)，透過下圖 3.13 得知，Ground Pin 到中央 Thermal Ground Pin 的最短迴流路徑分別為 1.92mm 與 1.70mm，透過比例關係可以得到 Ground Pin 位於不同位置時，銅片與中央 Thermal Ground Pin 所形成的迴流路徑電感值，其計算方式如下：. Lr _ one  0.0151. 1.92  0.008 nH 1.92  1.70. (3.31). Lr _ two  0.0151. 1.70  0.00709 nH 1.92  1.70. (3.32). 41.

(53) 1.92 mm. 1.70 mm. 圖 3.13、Ground Pin 與 Thermal Ground Pin 的最短距離. 3.3 Socket 與測試載板間的訊號不連續效應透過 3.2.1~5 節介紹了待測物與 Socket 間的訊號不連續效應，並且透過了理論推導的方式，建立了待測物到 Socket 端的等效電路模型補償機制。本章節將介紹 Socket 與測試載板間的不連續效應，並把測試系統的參考平面由 Socket 端補償至測試載板上。先前已介紹整體測試系統的參考地係由 Socket 間的 Thermal Ground Pin 做連結，故待測物的參考平面經由 Thermal Ground Pin 調整至測試載板上；然而，測試載板上的設計，將影響整體測試系統的訊號輸出特性，由圖 3.14 得知，Socket 經過測試載板所產生的寄生效應。. Parasitic Inductance. Parasitic Capacitance. 圖 3.14、測試載板上所產生的寄生效應 42.